AN 778: インテル® Stratix® 10 Lタイル/ Hタイル・トランシーバーの使用

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ID 683086
日付 4/21/2020
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ドキュメント目次
ドキュメント目次 x
1. トランシーバーのレイアウト 2. タイル・アーキテクチャーの制約 3. PCIeのガイドライン 4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴
1. トランシーバーのレイアウト x
1.1. LタイルおよびHタイルの概要
1.1. LタイルおよびHタイルの概要 x
1.1.1. PLL 1.1.2. トランスミッター・クロック・ネットワーク 1.1.3. GXTクロック・ネットワーク 1.1.4. キャリブレーション
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. トランスミッター・クロック・ネットワーク x
1.1.2.1. 結合トランシーバー・チャネル: VCCR_GXBおよびVCCT_GXBのガイドライン
2. タイル・アーキテクチャーの制約 x
2.1. トランシーバー・チャネルの配置 2.2. サポートされていないダイナミック・リコンフィグレーションの機能 2.3. インテル Stratix 10 Lタイル・トランシーバーからHタイル・トランシーバーへのマイグレーション 2.4. 温度に関するガイドライン
2.1. トランシーバー・チャネルの配置 x
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ 2.1.2. GXチャネル 2.1.3. GXTチャネル 2.1.4. LタイルおよびHタイル用リファレンス・クロックのガイドライン 2.1.5. PLLの配置
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ x
2.1.1.1. HタイルでのGXチャネルとGXTチャネルの可能な組み合わせ 2.1.1.2. LタイルでのGXチャネルとGXTチャネルの可能な組み合わせ
2.1.2. GXチャネル x
2.1.2.1. 非結合GXチャネル 2.1.2.2. 結合GXチャネル
2.1.5. PLLの配置 x
2.1.5.1. ATX PLLとfPLLの間隔要件 2.1.5.2. GXTチャネル駆動時のATX PLL使用モデル 2.1.5.3. シンプレックス・チャネルのマージ 2.1.5.4. PCIe* 使用時のTX PLLの制約
3. PCIeのガイドライン x
3.1. PCIeハードIP 3.2. PCIe Express用PHYインターフェイス (PIPE)
3.1. PCIeハードIP x
3.1.1. PCIeハードIPのチャネル配置 3.1.2. PCIeハードIPのPLL配置
3.2. PCIe Express用PHYインターフェイス (PIPE) x
3.2.1. PIPEのチャネル配置 3.2.2. PIPEのPLL配置
1. トランシーバーのレイアウト
2. タイル・アーキテクチャーの制約
3. PCIeのガイドライン
4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴

3.1.2. PCIeハードIPのPLL配置

PCIeハードIPのコンフィグレーションが、Gen1/Gen2対応IPとしてされている場合、fPLLはトランスミッターPLLとして使用されます。

PCIeハードIPのコンフィグレーションが、Gen3対応IPとしてされている場合、
  • fPLLがトランスミッターPLLとして使用されるのは、Gen1/Gen2スピードでの実行時です。
  • ATX PLLがトランスミッターPLLとして使用されるのは、Gen3スピードでの実行時です。
図 33. Gen1およびGen2 x1/x2/x4/x8でのPLL配置
図 34. Gen1およびGen2 x16でのPLL配置
図 35. Gen3 x1/x2/x4/x8でのPLL配置
図 36. Gen3 x16でのPLL配置
PCIe使用時のTX PLLガイドライン
  1. 4チャネル以上のPCIeをGen2またはGen3スピードで使用している場合、Lタイルのタイルの残りのチャネルはATX PLLで駆動することを推奨します。これらのチャネルの駆動にATX PLLを使用することで、より良いパフォーマンスを達成することができます。残りのチャネルの駆動にfPLLが使用されている場合、 インテル® Quartus® Primeでは、警告を表示します。
    表 13.  PCIe使用時のTX PLLガイドライン
    PCIE CONFIG 残りのチャネルに向けて推奨されるPLL選択
    PCIE GEN 1 (任意のレーン幅) 任意のPLL
    PCIE GEN 2 (x4、x8、x16) ATX PLL 5
    。PCIE GEN 3 (x4、x8、x16) ATX PLL5
  2. 同じトランシーバー・タイルでPIPEインターフェイスとPCIeハードIPをインスタンス化する場合、ATX PLLとATX-fPLLの間隔規則に注意してください。詳細については、PLLの配置 のセクションを参照してください。
関連情報
5 ATX PLLではなくfPLLが使用されている場合、Quartus開発ソフトウェアでは警告を表示します。
レベル 2 の表題