AN 778: インテル® Stratix® 10 Lタイル/ Hタイル・トランシーバーの使用

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ID 683086
日付 4/21/2020
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ドキュメント目次
ドキュメント目次 x
1. トランシーバーのレイアウト 2. タイル・アーキテクチャーの制約 3. PCIeのガイドライン 4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴
1. トランシーバーのレイアウト x
1.1. LタイルおよびHタイルの概要
1.1. LタイルおよびHタイルの概要 x
1.1.1. PLL 1.1.2. トランスミッター・クロック・ネットワーク 1.1.3. GXTクロック・ネットワーク 1.1.4. キャリブレーション
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. トランスミッター・クロック・ネットワーク x
1.1.2.1. 結合トランシーバー・チャネル: VCCR_GXBおよびVCCT_GXBのガイドライン
2. タイル・アーキテクチャーの制約 x
2.1. トランシーバー・チャネルの配置 2.2. サポートされていないダイナミック・リコンフィグレーションの機能 2.3. インテル Stratix 10 Lタイル・トランシーバーからHタイル・トランシーバーへのマイグレーション 2.4. 温度に関するガイドライン
2.1. トランシーバー・チャネルの配置 x
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ 2.1.2. GXチャネル 2.1.3. GXTチャネル 2.1.4. LタイルおよびHタイル用リファレンス・クロックのガイドライン 2.1.5. PLLの配置
2.1.1. GXチャネルとGXTチャネルの可能な組み合わせ x
2.1.1.1. HタイルでのGXチャネルとGXTチャネルの可能な組み合わせ 2.1.1.2. LタイルでのGXチャネルとGXTチャネルの可能な組み合わせ
2.1.2. GXチャネル x
2.1.2.1. 非結合GXチャネル 2.1.2.2. 結合GXチャネル
2.1.5. PLLの配置 x
2.1.5.1. ATX PLLとfPLLの間隔要件 2.1.5.2. GXTチャネル駆動時のATX PLL使用モデル 2.1.5.3. シンプレックス・チャネルのマージ 2.1.5.4. PCIe* 使用時のTX PLLの制約
3. PCIeのガイドライン x
3.1. PCIeハードIP 3.2. PCIe Express用PHYインターフェイス (PIPE)
3.1. PCIeハードIP x
3.1.1. PCIeハードIPのチャネル配置 3.1.2. PCIeハードIPのPLL配置
3.2. PCIe Express用PHYインターフェイス (PIPE) x
3.2.1. PIPEのチャネル配置 3.2.2. PIPEのPLL配置
1. トランシーバーのレイアウト
2. タイル・アーキテクチャーの制約
3. PCIeのガイドライン
4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴

4. AN 778: インテル® Stratix® 10 Lタイル/Hタイル・トランシーバー・ユーザーガイドの改訂履歴

ドキュメント・バージョン 変更内容
2020.04.21 次の変更を行いました。
  • ADMEをNPDMEに変更しました。
  • HタイルのPCIeハードIPおよびPIPE間隔要件を更新しました。
  • インテル® Stratix® 10 Lタイル/ Hタイルの量産デバイスに適用するように更新しました。
2018.07.13 次の変更を行いました。
  • 「ATX PLLブロック図」を更新して、アップストリームPLLからのカスケード入力がサポートされていないことを明記しました。
  • 「この組み合わせは、バンクGXB1D/H/L、GXB4D/H/L、GXB1F/J/N、GXB4F/J/Nでのみサポートされています。」の注記をGXチャネルとGXTチャネルの可能な組み合わせ に追記しました。
2017.11.06 次の変更を行いました。
  • 「チャネルの種類」の表を更新して、Lタイルチャネルを追加しました。
  • 「ATX PLLの間隔要件」および「ATX PLLとfPLLの間隔要件」の表を更新しました。
  • 「温度に関するガイドライン」のセクションを更新しました。
  • 「GXチャネルデザインの組み合わせ例」の図で次の更新を行いました。
    • PCIe Gen 1/2/3x8をPCIe HIP Gen 1/2/3x8に変更しました。
    • PCIe Gen 1/2、2.5GHzをPCIe HIP Gen 1/2、2.5GHzに変更しました。
    • PCIe Gen 3、4GHzをPCIe HIP Gen 3、4GHzに変更しました。
  • 「PCIe x16使用時のTX PLLの制約」のトピックの説明を更新しました。
  • 「PCIeハードIPの配置」のトピックの説明を更新しました。
  • バンク内の1つ以上のチャネルをPCIe/PIPE Gen3に使用する場合の制約を記載しました。
  • 「PIPE構成のチャネルを配置する方法」トピックの手順を更新しました。
  • 「PIPEコンフィグレーションの論理PCSマスターチャネル」の表の論理PCSマスターチャネル番号の値を1から0に変更しました。
  • 「各コア・クロック・ネットワークのリファレンス・クロックピンでは、複数のL/HタイルにあるfPLLは駆動できません。」という注記を追加しました。
  • チャネル配置の昇順を説明するために、「x4コンフィグレーション」の図を「結合GXチャネル」のトピックに新たに追加しました。
2017.01.13 次の変更を行いました。
  • 「ATX PLL GXTチャネルの配置」のセクションを新たに追加しました。
2016.12.19 次の変更を行いました。
  • ATX PLLの間隔要件を明確にし、その内容を「ATX PLLの間隔規則」の表に一覧表示しました。
2016.09.20 初版
レベル 2 の表題