外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド

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ID 683216
日付 3/29/2024
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ドキュメント目次
ドキュメント目次 x
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて 2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要 3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー 4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号 5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション 6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート 7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート 8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー 9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー 10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化 11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ 12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ 13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて x
1.1. リリース情報
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要 x
2.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのプロトコルと機能のサポート 2.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのデザインフロー 2.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのデザイン・チェックリスト
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー x
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要 3.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのシーケンサー 3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション 3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー 3.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるユーザーが要求するリセット 3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF 3.7. ハードPHYでのカスタム・コントローラーの使用
3.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 概要 x
3.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oサブシステム 3.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/O SSM 3.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oバンク 3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン 3.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PHYクロックツリー 3.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: クロックの位相アライメント
3.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのアーキテクチャー: I/Oレーン x
3.1.4.1. AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項
3.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのキャリブレーション x
3.3.1. Intel Agilex® 7 FシリーズおよびIシリーズのキャリブレーションの段階 3.3.2. Intel Agilex® 7 FシリーズおよびIシリーズのキャリブレーションにおける段階の説明 3.3.3. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーションのフローチャート 3.3.4. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーション・アルゴリズム
3.3.4. Intel Agilex® 7 FシリーズおよびIシリーズにおけるキャリブレーション・アルゴリズム x
3.3.4.1. DDR4のキャリブレーション・アルゴリズム 3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム 3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン
3.3.4.1. DDR4のキャリブレーション・アルゴリズム x
3.3.4.1.1. DDR4読み出しキャリブレーション 3.3.4.1.2. DDR4書き込みキャリブレーション
3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム x
3.3.4.2.1. QDR-IV読み出しキャリブレーション 3.3.4.2.2. QDR-IV書き込みキャリブレーション
3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 3.3.4.3.4. DQSイネーブルエラーのデバッグ 3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ 3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 3.3.4.3.8. 書き込みレベリングエラーのデバッグ 3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
3.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. Intel Agilex® 7 FシリーズおよびIシリーズ・ハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.6. ハード・プロセッサー・サブシステム向け Intel Agilex® 7 FシリーズおよびIシリーズEMIF x
3.6.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPとHPSにおけるI/Oバンク使用時の制約
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号 x
4.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのインターフェイスと信号の説明 4.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのAFI信号 4.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IP AFI 4.0のタイミング図 4.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのメモリーマップド・レジスター (MMR) 一覧
4.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのインターフェイスと信号の説明 x
4.1.1. DDR4に対する Intel Agilex® 7 EMIF IPインターフェイス 4.1.2. QDR-IVに対する Intel Agilex® 7 EMIF IPインターフェイス
4.1.1. DDR4に対する Intel Agilex® 7 EMIF IPインターフェイス x
4.1.1.1. DDR4のlocal_reset_req 4.1.1.2. DDR4のlocal_reset_status 4.1.1.3. DDR4のpll_ref_clk 4.1.1.4. DDR4のpll_locked 4.1.1.5. DDR4のac_parity_err 4.1.1.6. DDR4のoct 4.1.1.7. DDR4のmem 4.1.1.8. DDR4のstatus 4.1.1.9. DDR4のafi_reset_n 4.1.1.10. DDR4のafi_clk 4.1.1.11. DDR4のafi_half_clk 4.1.1.12. DDR4のafi 4.1.1.13. DDR4のemif_usr_reset_n 4.1.1.14. DDR4のemif_usr_clk 4.1.1.15. DDR4のctrl_amm 4.1.1.16. DDR4のctrl_amm_aux 4.1.1.17. DDR4のctrl_auto_precharge 4.1.1.18. DDR4のctrl_user_priority 4.1.1.19. DDR4のctrl_ecc_user_interrupt 4.1.1.20. DDR4のctrl_ecc_readdataerror 4.1.1.21. DDR4のctrl_ecc_status 4.1.1.22. DDR4のctrl_mmr_slave 4.1.1.23. DDR4のhps_emif 4.1.1.24. DDR4のemif_calbus 4.1.1.25. DDR4のemif_calbus_clk
4.1.2. QDR-IVに対する Intel Agilex® 7 EMIF IPインターフェイス x
4.1.2.1. QDR-IVのlocal_reset_req 4.1.2.2. QDR-IVのlocal_reset_status 4.1.2.3. QDR-IVのpll_ref_clk 4.1.2.4. QDR-IVのpll_locked 4.1.2.5. QDR-IVのoct 4.1.2.6. QDR-IVのmem 4.1.2.7. QDR-IVのstatus 4.1.2.8. QDR-IVのafi_reset_n 4.1.2.9. QDR-IVのafi_clk 4.1.2.10. QDR-IVのafi_half_clk 4.1.2.11. QDR-IVのafi 4.1.2.12. QDR-IVのemif_usr_reset_n 4.1.2.13. QDR-IVのemif_usr_clk 4.1.2.14. QDR-IVのctrl_amm 4.1.2.15. QDR-IVのemif_calbus 4.1.2.16. QDR-IVのemif_calbus_clk
4.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのAFI信号 x
4.2.1. AFIのクロック信号とリセット信号 4.2.2. AFIのアドレスおよびコマンド信号 4.2.3. AFIの書き込みデータ信号 4.2.4. AFIの読み出しデータ信号 4.2.5. AFIのキャリブレーション・ステータス信号 4.2.6. AFIのトラッキング管理信号 4.2.7. AFIのシャドーレジスター管理信号
4.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IP AFI 4.0のタイミング図 x
4.3.1. AFIのアドレスおよびコマンドのタイミング図 4.3.2. AFIの書き込みシーケンスのタイミング図 4.3.3. AFIの読み出しシーケンスのタイミング図 4.3.4. AFIキャリブレーション・ステータスのタイミング図
4.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPのメモリーマップド・レジスター (MMR) 一覧 x
4.4.1. ctrlcfg0 4.4.2. ctrlcfg1 4.4.3. dramtiming0 4.4.4. sbcfg1 4.4.5. caltiming0 4.4.6. caltiming1 4.4.7. caltiming2 4.4.8. caltiming3 4.4.9. caltiming4 4.4.10. caltiming9 4.4.11. dramaddrw 4.4.12. sideband0 4.4.13. sideband1 4.4.14. sideband4 4.4.15. sideband6 4.4.16. sideband7 4.4.17. sideband9 4.4.18. sideband11 4.4.19. sideband12 4.4.20. sideband13 4.4.21. sideband14 4.4.22. dramsts 4.4.23. niosreserve0 4.4.24. niosreserve1 4.4.25. sideband16 4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション 4.4.27. ecc4: ステータスとエラー情報 4.4.28. ecc5: 最新のSBEまたはDBEのアドレス 4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス 4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要 5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モード 5.2.2. シミュレーション・スクリプト 5.2.3. Verilog HDLでの機能的なシミュレーション 5.2.4. VHDLでの機能的なシミュレーション 5.2.5. デザイン例のシミュレーション
5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション x
5.3.1. 手順の概要 5.3.2. EMIFデザイン例の生成 5.3.3. プラットフォーム・デザイナーでのシミュレーション・デザイン例の編集 5.3.4. ed_sim.vファイルの編集 5.3.5. master_test_program.svファイルの取得 5.3.6. シミュレーションの実行
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート x
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明 6.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター 6.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポート 6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング 6.5. DDR4ボードのデザイン・ガイドライン
6.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのパラメーターの説明 x
6.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: General 6.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Memory 6.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem I/O 6.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: FPGA I/O 6.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Mem Timing 6.1.6. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Controller 6.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Diagnostics 6.1.8. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるDDR4のパラメーター: Example Designs
6.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング x
6.4.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン 6.4.2. Intel Agilex® 7 FPGA EMIF IPのリソース 6.4.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズ EMIF IPにおけるピンのガイドライン
6.4.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン x
6.4.1.1. ピン要件の見積もり 6.4.1.2. DIMMのオプション 6.4.1.3. 最大インターフェイス数
6.4.2. Intel Agilex® 7 FPGA EMIF IPのリソース x
6.4.2.1. OCT 6.4.2.2. PLL
6.4.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズ EMIF IPにおけるピンのガイドライン x
6.4.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのバンク 6.4.3.2. 一般的なガイドライン 6.4.3.3. x4 DIMMの実装 6.4.3.4. 特定のピンの接続要件 6.4.3.5. コマンドおよびアドレス信号 6.4.3.6. クロック信号 6.4.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号
6.5. DDR4ボードのデザイン・ガイドライン x
6.5.1. Intel Agilex® 7 FシリーズおよびIシリーズデバイスでのDDR4の終端 6.5.2. クラムシェル・トポロジー 6.5.3. 一般的なレイアウトの配線ガイドライン 6.5.4. リファレンス・スタックアップ 6.5.5. さまざまなDDR4トポロジーでの Intel Agilex® 7 FシリーズおよびIシリーズEMIF固有の配線ガイドライン 6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー 6.5.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIFのピン入れ替えガイドライン
6.5.1. Intel Agilex® 7 FシリーズおよびIシリーズデバイスでのDDR4の終端 x
6.5.1.1. ダイナミック・オンチップ終端 (OCT) 6.5.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 6.5.1.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズデバイスでの終端の選択 6.5.1.4. Intel Agilex® 7 FPGA FシリーズおよびIシリーズデバイスにおけるオンチップ終端に関する推奨事項
6.5.5. さまざまなDDR4トポロジーでの Intel Agilex® 7 FシリーズおよびIシリーズEMIF固有の配線ガイドライン x
6.5.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーにおける1DPC (チャネルあたり1つのDIMM) 6.5.5.2. UDIMM、RDIMM、LRDIMMのDDR4トポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.3. SODIMMトポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.4. DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.5.5. メモリー/DIMM側の電力供給に関する推奨事項
6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー x
6.5.6.1. シングルランク x 8ディスクリート (コンポーネント) トポロジー 6.5.6.2. シングルランク x 16ディスクリート (コンポーネント) トポロジー 6.5.6.3. シングルランク x 8およびRランク x 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とリセット信号の配線ガイドライン 6.5.6.4. DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.6.5. DDR4ディスクリート・コンフィグレーションの電力供給に関する推奨事項
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート x
7.1. Intel Agilex® 7 FPGA EMIF IPのパラメーターの説明 7.2. Intel Agilex® 7 FシリーズおよびIシリーズExternal Memory Interfaces Intel Calibration IPのパラメーター 7.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング 7.4. QDR-IVにおけるボード・デザイン・ガイドライン
7.1. Intel Agilex® 7 FPGA EMIF IPのパラメーターの説明 x
7.1.1. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: General 7.1.2. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Memory 7.1.3. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 7.1.4. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Mem Timing 7.1.5. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Controller 7.1.6. Intel Agilex® 7 FシリーズおよびIシリーズ EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 7.1.7. Intel Agilex® 7 FシリーズおよびIシリーズEMIF IPにおけるQDR-IVのパラメーター: Example Designs
7.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのピンおよびリソースのプランニング x
7.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン 7.3.2. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのリソース 7.3.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPにおけるピンのガイドライン
7.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのインターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. 最大インターフェイス数
7.3.2. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPにおけるピンのガイドライン x
7.3.3.1. Intel Agilex® 7 FPGA FシリーズおよびIシリーズEMIF IPのバンク 7.3.3.2. 一般的なガイドライン 7.3.3.3. QDR IV SRAMのコマンドとアドレス、AP、およびAINV信号 7.3.3.4. QDR IV SRAMのクロック信号 7.3.3.5. QDR IV SRAMのデータ、DINV、QVLD信号 7.3.3.6. 特定のピンの接続要件 7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)
7.4. QDR-IVにおけるボード・デザイン・ガイドライン x
7.4.1. 一般的なレイアウトの配線ガイドライン 7.4.2. リファレンス・スタックアップ 7.4.3. QDR-IVトポロジーの配線ガイドライン 7.4.4. Intel Agilex® 7 EMIFデザイン・ガイドラインの概要
7.4.3. QDR-IVトポロジーの配線ガイドライン x
7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー 7.4.3.2. QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー x
8.1. タイミング・クロージャー 8.2. タイミングの最適化
8.1. タイミング・クロージャー x
8.1.1. タイミング解析
8.1.1. タイミング解析 x
8.1.1.1. PHYまたはコア
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー x
9.1. I/Oのタイミング・クロージャーの概要 9.2. EMIF IPとともに生成される資料 9.3. SPICEデッキ 9.4. ファイルの編成 9.5. 最上位のパラメーター化ファイル 9.6. IPで提供されるパラメーター (場合によってはオーバーライドが必要) 9.7. *_ip_parameters.datファイルの理解とマスクポリゴンの作成 9.8. マルチランク・トポロジー 9.9. ピンの寄生 9.10. マスク評価
9.3. SPICEデッキ x
9.3.1. アドレス/コマンドのシミュレーション・デッキ 9.3.2. FPGA書き込み動作のシミュレーション・デッキ 9.3.3. FPGA読み出し動作のシミュレーション・デッキ
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化 x
10.1. インターフェイス規格 10.2. バンク管理による効率 10.3. データ転送 10.4. コントローラーの効率の改善
10.4. コントローラーの効率の改善 x
10.4.1. オートプリチャージ・コマンド 10.4.2. アディティブ・レイテンシー 10.4.3. バンク・インターリーブ 10.4.4. アディティブ・レイテンシーとバンク・インターリーブ 10.4.5. ユーザーが制御するリフレッシュ 10.4.6. 動作周波数 10.4.7. 連続する読み出しまたは書き込み 10.4.8. データの並べ替え 10.4.9. スタベーション制御 10.4.10. コマンドの並べ替え 10.4.11. 帯域幅 10.4.12. コマンドの優先制御のイネーブル 10.4.13. コントローラーの繰り上げおよび先送りリフレッシュ (DDR4専用)
10.4.1. オートプリチャージ・コマンド x
10.4.1.1. オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ x
11.1. インターフェイスのコンフィグレーションにおける性能の問題 11.2. 機能的な問題の評価 11.3. タイミング問題の特徴 11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 11.5. ハードウェアのデバッグ・ガイドライン 11.6. ハードウェアの問題の分類 11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ 11.8. デフォルトのトラフィック・ジェネレーターの使用 11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 11.10. EMIFオンチップ・デバッグ・ポート 11.11. Efficiency Monitor
11.1. インターフェイスのコンフィグレーションにおける性能の問題 x
11.1.1. インターフェイス・コンフィグレーションのボトルネックと効率に関する問題
11.2. 機能的な問題の評価 x
11.2.1. インテル® IPのメモリーモデル 11.2.2. ベンダーより提供されるメモリーモデル 11.2.3. トランスクリプト・ウィンドウのメッセージ 11.2.4. サンプルドライバーを変更することによる失敗の再現
11.3. タイミング問題の特徴 x
11.3.1. FPGAのタイミング問題の評価 11.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 x
11.4.1. Signal Tapロジック・アナライザーでモニターする信号
11.5. ハードウェアのデバッグ・ガイドライン x
11.5.1. 同じ問題を示す単純化されたデザインの作成 11.5.2. 電源供給ネットワークの測定 11.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 11.5.4. 電圧の変更 11.5.5. 低速での動作 11.5.6. ソフトウェアの以前のバージョンで問題が存在するかの特定 11.5.7. ソフトウェアの現在のバージョンで問題が存在するかの特定 11.5.8. 異なるPCBでの判断 11.5.9. 他のコンフィグレーションでの判断 11.5.10. デバッグのチェックリスト
11.6. ハードウェアの問題の分類 x
11.6.1. シグナル・インテグリティーの問題 11.6.2. ハードウェアとキャリブレーションの問題
11.6.1. シグナル・インテグリティーの問題 x
11.6.1.1. シグナル・インテグリティーの問題の特徴 11.6.1.2. シグナル・インテグリティーの問題の評価
11.6.1.2. シグナル・インテグリティーの問題の評価 x
11.6.1.2.1. スキュー 11.6.1.2.2. クロストーク 11.6.1.2.3. 電力システム 11.6.1.2.4. クロック信号 11.6.1.2.5. アドレスおよびコマンド信号 11.6.1.2.6. 読み出しデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.7. 書き込みデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.8. OCTとODTの使用
11.6.2. ハードウェアとキャリブレーションの問題 x
11.6.2.1. ポストアンブルのタイミング問題とマージン 11.6.2.2. 断続的な問題の評価 11.6.2.3. メモリーのタイミング・パラメーターの評価 11.6.2.4. ボードに正しいメモリー・コンポーネントまたはDIMMが取り付けられていることの確認
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ x
11.7.1. EMIFデバッグ・ツールキットを使用する際の前提条件 11.7.2. ツールキットを使用するためのデザインのコンフィグレーション 11.7.3. EMIFデバッグ・ツールキットの起動 11.7.4. EMIFデバッグ・ツールキットの使用 11.7.5. エクスポート・テーブル 11.7.6. Eye Viewerにおけるレポートのグラフィカル表示
11.7.2. ツールキットを使用するためのデザインのコンフィグレーション x
11.7.2.1. デバッグ・ツールキットを備えるデザイン例の生成 11.7.2.2. 複数の外部メモリー・インターフェイスを備えるデザイン例の作成 11.7.2.3. 既存のデザインでのEMIFツールキットのイネーブル
11.7.4. EMIFデバッグ・ツールキットの使用 x
11.7.4.1. Memory Configurationタブ 11.7.4.2. Calibrationタブ 11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン 11.7.4.4. Calibration Reportタブ 11.7.4.5. Calibrate Terminationタブ 11.7.4.6. Vref Marginingタブ 11.7.4.7. Driver Marginingタブ 11.7.4.8. ISSPタブ 11.7.4.9. Pin Delay Settingsタブ
11.7.4.2. Calibrationタブ x
11.7.4.2.1. キャリブレーションの再実行 11.7.4.2.2. トラフィック・ジェネレーターの再実行
11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 11.7.4.3.4. DQSイネーブルエラーのデバッグ 11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ 11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 11.7.4.3.8. 書き込みレベリングエラーのデバッグ 11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用 x
11.8.1. デフォルトのトラフィック・ジェネレーターのステータスの読み取り 11.8.2. デフォルトのトラフィック・ジェネレーターを使用しての無限トラフィックの実行 11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更 11.8.4. Signal Tapでの生成されたトラフィックの観察
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 x
11.9.1. デザイン例でのトラフィック・ジェネレーターのイネーブル 11.9.2. トラフィック・ジェネレーター・ブロックの説明 11.9.3. デフォルトのトラフィック・パターン 11.9.4. コンフィグレーション・レジスターとステータスレジスター 11.9.5. ユーザーパターン 11.9.6. トラフィック・ジェネレーターのステータス 11.9.7. トラフィック・ジェネレーターでのトラフィックの開始 11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス
11.9.5. ユーザーパターン x
11.9.5.1. Test Duration/Instructionパターン 11.9.5.2. Addressパターン 11.9.5.3. データパターンとバイト・イネーブル
11.9.5.2. Addressパターン x
11.9.5.2.1. アドレス・ジェネレーターのモード 11.9.5.2.2. アドレス・ジェネレーターのMSBインデックス 11.9.5.2.3. アドレス・ジェネレーターの有効幅 11.9.5.2.4. アドレス・ジェネレーターの相対頻度 11.9.5.2.5. アドレスパターン例 - ベーシックモード 11.9.5.2.6. アドレスパターン例 - アドバンスト・モード
11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス x
11.9.8.1. トラフィック・ジェネレーターの接続 11.9.8.2. TG Configインターフェイスの要求/解放 11.9.8.3. トラフィック・ジェネレーターのコンフィグレーション 11.9.8.4. トラフィック・ジェネレーターのプリセットの選択 11.9.8.5. トラフィック・ジェネレーターのステータスレポート 11.9.8.6. TG2トラフィック・ジェネレーターのコンフィグレーション例
11.10. EMIFオンチップ・デバッグ・ポート x
11.10.1. オンチップ・デバッグ・ポートのイネーブル 11.10.2. I/O SSM calbusブリッジのデータ構造と使用法 11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 11.10.4. デバッグ・インターフェイスの構造 11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 x
11.10.3.1. パラメーター・テーブル 11.10.3.2. パラメーター・テーブルの列挙型
11.10.3.1. パラメーター・テーブル x
11.10.3.1.1. グローバル・パラメーター・テーブル 11.10.3.1.2. 各インターフェイスのパラメーター・テーブルの構造 11.10.3.1.3. パラメーター・テーブルの配列
11.10.4. デバッグ・インターフェイスの構造 x
11.10.4.1. デバッグデータの構造 11.10.4.2. デバッグの列挙型
11.11. Efficiency Monitor x
11.11.1. デザイン例でのEfficiency Monitorのイネーブル 11.11.2. Efficiency Monitorブロックの詳細 11.11.3. コントロール・レジスターおよびステータスレジスター 11.11.4. Efficiency Monitor Toolkitの起動
1. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPについて
2. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – 概要
3. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - 製品アーキテクチャー
4. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - エンドユーザーの信号
5. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – メモリーIPのシミュレーション
6. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – DDR4のサポート
7. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – QDR-IVのサポート
8. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – タイミング・クロージャー
9. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – I/Oのタイミング・クロージャー
10. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP – コントローラーの最適化
11. Agilex™ 7 FPGA FシリーズおよびIシリーズEMIF IP - デバッグ
12. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス Agilex™ 7 FシリーズおよびIシリーズFPGA IPユーザーガイドの改訂履歴

11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り

この例では、オンチップ・デバッグ・ポートを使用してキャリブレーション結果とマージンを読み取る方法について説明します。

次の例の値は、説明目的で示されているものであり、 Intel Agilex® 7 FPGA Fシリーズ開発キットに実装されているDDR4 RDIMM x72を使用するEMIFデザイン例から取得しています。

  1. 次のデータをグローバル・パラメーター・テーブル (GPT) から取得していると仮定します。
    アドレス フィールド名 値
    0x500_0000 gpt_GLOBAL_PAR_VER 0x00000002
    0x500_0004 gpt_NIOS_C_VER 0x00000001
    0x500_0008 gpt_COLUMN_ID 0x00000001
    0x500_000c gpt_NUM_IOPACKS 0x00000010
    0x500_0010 gpt_NIOS_CLK_FREQ_KHZ 0x0003D090
    0x500_0014 gpt_PARAM_TABLE_SIZE 0x000001A0
    0x500_0018 gpt_RESERVED 0x00000008
    0x500_001c gpt_GLOBAL_CAL_CONFIG 0x00000505
    0x500_0020 gpt_SLAVE_CLK_DIVIDER 0x0000001C
    0x500_0024 gpt_INTERFACE_PAR_PTRS_0 0x00000064
    0x500_0028 gpt_INTERFACE_PAR_PTRS_1 0x00000000
    0x500_002c gpt_INTERFACE_PAR_PTRS_2 0x00000000
    0x500_0030 gpt_INTERFACE_PAR_PTRS_3 0x00000000
    0x500_0034 gpt_INTERFACE_PAR_PTRS_4 0x00000000
    0x500_0038 gpt_INTERFACE_PAR_PTRS_5 0x00000000
    0x500_003c gpt_INTERFACE_PAR_PTRS_6 0x00000000
    0x500_0040 gpt_INTERFACE_PAR_PTRS_7 0x00000000
    0x500_0044 gpt_INTERFACE_PAR_PTRS_8 0x00000000
    0x500_0048 gpt_INTERFACE_PAR_PTRS_9 0x00000000
    0x500_004c gpt_INTERFACE_PAR_PTRS_10 0x00000000
    0x500_0050 gpt_INTERFACE_PAR_PTRS_11 0x00000000
    0x500_0054 gpt_INTERFACE_PAR_PTRS_12 0x00000000
    0x500_0058 gpt_INTERFACE_PAR_PTRS_13 0x00000000
    0x500_005c gpt_INTERFACE_PAR_PTRS_14 0x00000000
    0x500_0060 gpt_INTERFACE_PAR_PTRS_15 0x00000000
  2. 各インターフェイスのパラメーター・テーブルのベースアドレスを特定します。0以外の値をもつgpt_INTERFACE_PAR_PTRSは1つだけであるため、I/O行にあるEMIFインターフェイスは1つだけです。

    各インターフェイスのパラメーター・テーブルのベースアドレス = 0x500_0000 + 0x64 = 0x500_0064

  3. 0x500_0064のベースアドレスから始まる各インターフェイスのパラメーター・テーブルを読み取ります。各インターフェイスのパラメーター・テーブルの内容を次に示します。
    アドレス フィールド名 値
    Bit [31:24] Bit [23:16] Bit [15:8] Bit [7:0]
    0x500_0064 pt_INTERFACE_PAR_VER pt_IP_VER 0x00024C40
    0x500_0068 pt_UNUSED pt_DEBUG_DATA_PTR 0x000001A0
    0x500_006C pt_RESERVED pt_ CONTROLLER_ TYPE pt_ DIMM_ TYPE pt_ MEMORY_ TYPE 0x00000201
    0x500_0070 pt_AFI_CLK_FREQ_KHZ 0x000411AC
    0x500_0074 pt_ NUM_ RANKS pt_ WRITE_ LATENCY pt_ READ_ LATENCY pt_ BURST_ LEN 0x01121708
    0x500_0078 pt_ NUM_ DQ pt_ NUM_ DQS_RD pt_ NUM_ DQS_WR pt_ NUM_ DIMMS 0x48090901
    0x500_007C pt_CS_WIDTH pt_BANK_ WIDTH pt_ADDR_ WIDTH pt_NUM_DM 0x01021109
    0x500_0080 pt_BANK_ GROUP_ WIDTH pt_C_WIDTH pt_ODT_ WIDTH pt_CKE_ WIDTH 0x02000101
    0x500_0084 pt_NUM_ LRDIMM_CFG pt_CAL_ DATA_SIZE pt_CK_WIDTH pt_ADDR_ MIRROR 0x05140100
    0x500_0088 pt_NUM_ DATA_LANES pt_NUM_ CA_LANES pt_NUM_ CENTERS pt_NUM_AC_ ROM_ENUMS 0x09040434
    0x500_008C pt_ODT_TABLE_LO 0x00000004
    0x500_0090 pt_ODT_TABLE_HI 0x00000000
    0x500_0094 pt_RESERVED 0x0D00C081
    0x500_0098 pt_CAL_DATA_PTR pt_RESERVED 0x00B00000
    0x500_009C pt_DBG_SKIP_RANKS 0x00000000
    0x500_00A0 pt_DBG_SKIP_GROUPS 0x00000000
    0x500_00A4 pt_DBG_SKIP_STEPS 0x00670000
    0x500_00A8 pt_TILE_ID_PTR pt_NUM_DIMM pt_NUM_MR 0x00C4070C
    0x500_00AC pt_MR_PTR pt_PIN_ADDR_PTR 0x017000D8
  4. debug_data_structureのベースアドレスを特定します。
    Base address for debug_data_struct = 0x500_0000 + pt_DEBUG_DATA_PTR
                                   = 0x500_0000 + 0x1A0
                                   = 0x500_01A0
  5. 0x500_01A0のベースアドレスから始まるdebug_data_structを読み取ります。debug_data_structの内容を次に示します。
    アドレス パラメーター 値
    0x500_01A0 data_size 0x00000000
    0x500_01A4 status 0x00000006
    0x500_01A8 requested_command 0x000003E8
    0x500_01AC command_status 0x00000000
    0x500_01B0 command_parameters[0] 0x00000000
    0x500_01B4 command_parameters[1] 0x00000000
    0x500_01B8 command_parameters[2] 0x00000000
    0x500_01BC command_parameters[3] 0x00000000
    0x500_01C0 mem_summary_report_pointer 0x05000354
    0x500_01C4 mem_cal_report_pointer 0x050003A0
  6. 0x500_0354で始まるアドレスからmemory_summary_reportを読み取ります。
    • report_flags (アドレス = 0x500_0358) から読み取ります。readdataのLSBが1’b1になっている (キャリブレーション・レポートの準備完了を示している) ことを確認してから、memory_summary_report構造もしくはmem_cal_report構造の他のメンバーを読み取るようにしてください。
    • この例では、キャリブレーションが成功しているため、error_stage、error_group、error_codeはいずれも0です。
    アドレス パラメーター 値
    0x5000354 data_size 0x00000013
    0x5000358 report_flags 0x01000001
    0x5000360 error_stage 0x00000000
    0x5000364 error_group 0x00000000
    0x5000368 error_code 0x00000000
    0x500039C in_out_rate 0x00000014
  7. 0x500_03A0で始まるアドレスからmem_cal_reportを読み取ります。
    アドレス パラメーター 値
    0x500_03A0 data_size 0x00000021
    0x500_03A4 debug_cal_data_struct_pointer__cal_data_dq_in 0x05000424
    0x500_03A8 debug_cal_data_struct_pointer__cal_data_dq_out 0x05000544
    0x500_03AC debug_cal_data_struct_pointer__cal_data_dm_dbi_in 0x05000664
    0x500_03B0 debug_cal_data_struct_pointer__cal_data_dm_dbi_out 0x05000688
    0x500_03B4 debug_cal_data_struct_pointer__cal_data_dqs_in 0x050006AC
    0x500_03B8 debug_cal_data_struct_pointer__cal_data_dqs_en 0x050006D0
    0x500_03BC debug_cal_data_struct_pointer__cal_data_dqs_en_b 0x050006F4
    0x500_03C0 debug_cal_data_struct_pointer__cal_data_dqs_out 0x05000718
    0x500_03C4 debug_cal_data_struct_pointer__vrefin 0x0500073C
    0x500_03C8 debug_cal_data_struct_pointer__vrefout 0x05000760
    0x500_03CC debug_cal_data_struct_pointer__cal_data_ca 0x05000784
    0x500_03D4 debug_cal_data_struct_pointer__vfifo* 0x05000878
    0x500_03D8 debug_cal_data_struct_pointer__lfifo* 0x05000884
    0x500_03DC debug_cal_data_struct_pointer__dcc_dq_in* 0x05000890
    0x500_03E0 debug_cal_data_struct_pointer__dcc_dq_out* 0x050008D8
    0x500_03E4 debug_cal_data_struct_pointer__dcc_dm_dbi_in* 0x05000920
    0x500_03E8 debug_cal_data_struct_pointer__dcc_dm_dbi_out* 0x0500092C
    0x500_03EC debug_cal_data_struct_pointer__dcc_dqs_in* 0x05000938
    0x500_03F0 debug_cal_data_struct_pointer__dcc_dqs_out* 0x05000944
    0x500_03F4 debug_cal_data_struct_pointer__dcc_ca* 0x05000950
    0x500_03F8 debug_cal_data_struct_pointer__vrefout_all_ranks* 0x05000984
    0x500_03FC debug_cal_data_struct_pointer__ctle_out* 0x05000990
    0x500_0400 debug_cal_data_struct_pointer__ctle_in_dq* 0x0500099C
    0x500_0404 debug_cal_data_struct_pointer__ctle_in_dqs* 0x050009E4
    0x500_040C write_lat 0x00000005
    0x500_0410 read_lat 0x0000000D
    0x500_0414 rank_skew_data_out 0x00000000
    0x500_0418 rank_skew_dqsen 0x00000000
    0x500_041C extra_rank_delay_any_to_read 0x00000000
    0x500_0420 extra_rank_delay_any_to_write 0x00000000
    注: * それぞれのアドレスには、4つのピンまたは4つのグループの設定が格納されます。
  8. アドレス0x0500_0424から始まるDQ入力設定 (読み出しパス) のキャリブレーション結果を読み取ります。
    • アドレス0x0500_0424のデータには、DQ[0] のキャリブレーション結果が含まれます。
    • アドレス0x0500_0428のデータには、DQ[1] のキャリブレーション結果が含まれます。
    • アドレス0x0500_042Cのデータには、DQ[2] のキャリブレーション結果が含まれます。その他も同様に続きます。

    各アドレスのデータは次のとおりです。

    • Bit[15:0] はキャリブレーションされた設定に対応します。
    • Bit[23:16] は左側エッジのマージンに対応します。
    • Bit[31:24] は右側エッジのマージンに対応します。
  9. 他のピンについてもステップ8を繰り返します。
  10. アドレス0x0500_073Cから開始するVrefin設定を読み取ります。
    • アドレス0x0500_073Cのデータには、グループ0のキャリブレーション結果が含まれます。
    • アドレス0x0500_0740のデータには、グループ1のキャリブレーション結果が含まれます。その他も同様に続きます。

    Vrefin/Vrefoutのキャリブレーション設定の場合

    • Bit[15:8] はVref_rangeに対応します。
      • Vref_range =0は、VCCIO/VREFDQの60から92.5%の範囲を意味します。
      • Vref_range =1は、VCCIO/VREFDQの45から77.5%の範囲を意味します。
    • Bit[7:0] はVref_settingに対応しており、各ステップは0.65%です。
    例えば、DDR4の場合、VCCIO/VREFDQは1.2Vです。0x122を取得していると仮定すると、次のようになります。
    • Vref_range = 0x1
    • Vref_setting = 0x22 = 34 (10進数)

    ボルト単位のVref値 = ((34*0.0065) + 0.45) x 1.2V = 0.805V

  11. アドレス0x05000354から始まるmem_summary_reportを読み取ります。
    • 0x5000360のデータは、キャリブレーションが最初に失敗した段階を示します (ENUM_CAL_STAGE)。
    • 0x5000364のデータには、グループごとのステータスが含まれます。各ビットはdqsグループに対応します。ビットが1に設定されている場合、対応するグループはerror_stageで示されているステージで失敗しています。
    • 0x5000368のデータには、詳細なキャリブレーション・ステータスが含まれます (ENUM_CAL_ERROR)。
  12. 8ビット・データとして保存されるキャリブレーション設定 (例えば、vfifo、lfifo、dcc*、ctle*) では、各アドレスには4ピンまたは4グループの設定が格納されます。9つのDQSグループに実装されているこのインターフェイスのvfifo設定を読み取る場合は、アドレス0x500_0878、0x500_087C、0x500_0880からデータを読み取るだけで十分です。
    • アドレス0x500_0878のビット [7:0] = グループ0のvfifo設定
    • アドレス0x500_0878のビット [15:8] = グループ1のvfifo設定
    • アドレス0x500_0878のビット [23:16] = グループ2のvfifo設定
    • アドレス0x500_0878のビット [31:24] = グループ3のvfifo設定
    • アドレス0x500_087Cのビット [7:0] = グループ4のvfifo設定
    • アドレス0x500_087Cのビット [15:8] = グループ5のvfifo設定
    • アドレス0x500_087Cのビット [23:16] = グループ6のvfifo設定
    • アドレス0x500_087Cのビット [31:24] = グループ7のvfifo設定
    • アドレス0x500_0880のビット [7:0] = グループ9のvfifo設定
  13. すべてのdebug_cal_dataは、すべてが1の値で初期化されます。特定のキャリブレーション・データ (dcc関連のキャリブレーションなど) ですべてが1の値を取得している場合は、キャリブレーション後に値が上書きされていないことを意味し、無視することができます。
レベル 2 の表題