F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイド

ダウンロード PDF
ID 683372
日付 7/14/2022
Public
ドキュメント目次
ドキュメント目次 x
1. 頭文字 2. デザイン例の説明 3. クイック・スタート・ガイド 4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ 5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴
2. デザイン例の説明 x
2.1. Programmed Input/Outputのデザイン例 2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 2.3. パフォーマンスのデザイン例
2.1. Programmed Input/Outputのデザイン例 x
2.1.1. Programmed Input/Outputデザイン例の機能の説明 2.1.2. Programmed Input/Outputデザイン例のシミュレーション・テストベンチ
2.1.1. Programmed Input/Outputデザイン例の機能の説明 x
2.1.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.1.1.2. PIO Application (APPS) 2.1.1.3. オンチップメモリー (MEM) 2.1.1.4. F-Tile Reference and System PLL Clocks IP 2.1.1.5. Reset Release IP
2.1.1.2. PIO Application (APPS) x
2.1.1.2.1. Scheduler 2.1.1.2.2. Read Write Module 2.1.1.2.3. Avalon-MM Interface 2.1.1.2.4. Completion Module 2.1.1.2.5. Width Adapter
2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 x
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 2.2.2. Single Root I/O Virtualization (SR-IOV) デザイン例のシミュレーション・テストベンチ
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 x
2.2.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.2.1.2. SR-IOV Applications (APPS)
2.2.1.2. SR-IOV Applications (APPS) x
2.2.1.2.1. Access Parser 2.2.1.2.2. Access Router 2.2.1.2.3. Completion 2.2.1.2.4. PF Segram 2.2.1.2.5. VF Segram 2.2.1.2.6. F-Tile Reference and System PLL Clocks IP 2.2.1.2.7. Reset Release IP
2.3. パフォーマンスのデザイン例 x
2.3.1. パフォーマンス・デザイン例の機能の説明 2.3.2. パフォーマンス・デザイン例の機能のシミュレーション・テストベンチ
3. クイック・スタート・ガイド x
3.1. ディレクトリー構造 3.2. デザイン例の生成 3.3. デザイン例のシミュレーション 3.4. デザイン例のコンパイル 3.5. ハードウェアとソフトウェアの要件 3.6. Linuxカーネルドライバーのインストール 3.7. デザイン例の実行
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチ
3.3.1. テストベンチ x
3.3.1.1. テスト・ドライバー・モジュール 3.3.1.2. PIOデザイン例のテストベンチ 3.3.1.3. SR-IOVデザイン例のテストベンチ 3.3.1.4. パフォーマンス・デザイン例のテストベンチ
3.7. デザイン例の実行 x
3.7.1. PIOデザイン例の実行 3.7.2. SR-IOVデザイン例の実行 3.7.3. パフォーマンス・デザイン例の実行
1. 頭文字
2. デザイン例の説明
3. クイック・スタート・ガイド
4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ
5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴

3.2. デザイン例の生成

図 18. 手順
  1. インテルQuartus Prime開発ソフトウェア・プロ・エディションで、新しいプロジェクトを作成します (File > New Project Wizard)。
  2. Directory、Name、およびTop-Level Entityを指定します。
  3. Project Typeには、デフォルト値のEmpty projectを受け入れます。Nextをクリックします。
  4. Add FilesでNextをクリックします。
  5. FamilyのもとのFamily、Device & Board Settingsで、Intel Agilexを選択します。
  6. デザインのTarget Deviceを選択します。
  7. Finishをクリックします。
  8. IP Catalogで、Intel F-Tile Avalon® -ST Hard IP for PCI Express* を見つけて追加します。
  9. New IP Variantダイアログボックスで、IPの名前を指定します。Createをクリックします。
  10. Top-Level Settingsタブで、IPバリエーションのパラメーターを指定します。
    注: このデザイン例は、F-tile Avalon® Streaming IP for PCIeのParameter Editorにおけるデフォルト設定のみをサポートします。
    SR-IOVデザイン例を使用している場合は、次の手順を実行してSRIOVをイネーブルします。
    1. PCIe* PCI Express / PCI CapabilitiesタブのもとのPCIe* Settingsタブで、Enable multiple physical functionsボックスにチェックを入れます。
    2. PCIe* Multifunction and SR-IOV System Settingsタブで、Enable SR-IOV supportボックスをチェックして、PFとVFの数を指定します。
    3. PCIe* PCI Express / PCI CapabilitiesタブのもとのPCIe* MSI-Xタブで、必要に応じてMSI-X機能をイネーブルします。
    4. PCIe* Base Address Registersタブで、PFとVFの両方に対してBAR0をイネーブルします。
    5. このデザイン例では、他のパラメーター設定はサポートされていません。
  11. Example Designsタブで、次の選択を行います。
    1. Example Design Filesでは、SimulationオプションとSynthesisオプションをオンにします。これらのシミュレーション・ファイルまたは合成ファイルが必要ない場合は、対応するオプションをオフのままにしておくと、デザイン例の生成時間が大幅に短縮されます。
    2. Generated HDL Formatでは、現在のリリースにおいてはVerilogのみが使用可能です。
    3. 現在のリリースにおいて開発キットプリセットはサポートされていないため、Target Development Kitでは、NONEを選択します。
    4. Currently Selected Example Designでは、PIO/SRIOVまたはPERFORMANCE_DESIGNを選択します。
  12. Generate Example Designを選択し、シミュレーションしてハードウェアにダウンロードできるデザイン例を作成します。F-Tile開発ボードの1つを選択すると、デバイスが異なる場合、そのボード上のデバイスは インテル® Quartus® Primeプロジェクトで以前に選択されたデバイスを上書きします。デザイン例のディレクトリーを指定するプロンプトが表示されたら、デフォルトのディレクトリー ./pcie_avst_f_0_example_design を受け入れるか、別のディレクトリーを選択できます。
    注: インテル® Quartus® Prime 21.4リリースでは、デフォルトのオプションNoneのみがデザイン例の生成にサポートされています。F-Tile development boardsのオプションは、将来の インテル® Quartus® Primeリリースでサポートされる可能性があります。
    図 19. Example Designsタブ
  13. Finishをクリックします。プロンプトが表示されたら .ip ファイルを保存できますが、デザイン例を使用できるようにする必要はありません。
レベル 2 の表題