F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイド

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ID 683372
日付 7/14/2022
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ドキュメント目次
ドキュメント目次 x
1. 頭文字 2. デザイン例の説明 3. クイック・スタート・ガイド 4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ 5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴
2. デザイン例の説明 x
2.1. Programmed Input/Outputのデザイン例 2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 2.3. パフォーマンスのデザイン例
2.1. Programmed Input/Outputのデザイン例 x
2.1.1. Programmed Input/Outputデザイン例の機能の説明 2.1.2. Programmed Input/Outputデザイン例のシミュレーション・テストベンチ
2.1.1. Programmed Input/Outputデザイン例の機能の説明 x
2.1.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.1.1.2. PIO Application (APPS) 2.1.1.3. オンチップメモリー (MEM) 2.1.1.4. F-Tile Reference and System PLL Clocks IP 2.1.1.5. Reset Release IP
2.1.1.2. PIO Application (APPS) x
2.1.1.2.1. Scheduler 2.1.1.2.2. Read Write Module 2.1.1.2.3. Avalon-MM Interface 2.1.1.2.4. Completion Module 2.1.1.2.5. Width Adapter
2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 x
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 2.2.2. Single Root I/O Virtualization (SR-IOV) デザイン例のシミュレーション・テストベンチ
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 x
2.2.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.2.1.2. SR-IOV Applications (APPS)
2.2.1.2. SR-IOV Applications (APPS) x
2.2.1.2.1. Access Parser 2.2.1.2.2. Access Router 2.2.1.2.3. Completion 2.2.1.2.4. PF Segram 2.2.1.2.5. VF Segram 2.2.1.2.6. F-Tile Reference and System PLL Clocks IP 2.2.1.2.7. Reset Release IP
2.3. パフォーマンスのデザイン例 x
2.3.1. パフォーマンス・デザイン例の機能の説明 2.3.2. パフォーマンス・デザイン例の機能のシミュレーション・テストベンチ
3. クイック・スタート・ガイド x
3.1. ディレクトリー構造 3.2. デザイン例の生成 3.3. デザイン例のシミュレーション 3.4. デザイン例のコンパイル 3.5. ハードウェアとソフトウェアの要件 3.6. Linuxカーネルドライバーのインストール 3.7. デザイン例の実行
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチ
3.3.1. テストベンチ x
3.3.1.1. テスト・ドライバー・モジュール 3.3.1.2. PIOデザイン例のテストベンチ 3.3.1.3. SR-IOVデザイン例のテストベンチ 3.3.1.4. パフォーマンス・デザイン例のテストベンチ
3.7. デザイン例の実行 x
3.7.1. PIOデザイン例の実行 3.7.2. SR-IOVデザイン例の実行 3.7.3. パフォーマンス・デザイン例の実行
1. 頭文字
2. デザイン例の説明
3. クイック・スタート・ガイド
4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ
5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴

3.7.3. パフォーマンス・デザイン例の実行

  1. デザイン例ディレクトリーのもとの ./software/user/example に移動します。
  2. デザイン例アプリケーションをコンパイルします。
    $ make
  3. テストを実行します。 
    $ sudo ./intel_fpga_pcie_link_test
    Intel FPGA IP PCIeリンク・テスト・アプリケーションは、手動または自動モードで実行できます。以下から選択します。
    • 自動モードでは、アプリケーションが自動的にデバイスを選択します。このテストでは、Vendor IDを照合して、BDFが最も低いインテルPCIeデバイスを選択します。このテストでは、使用可能な最も低いBARも選択されます。
    • 手動モードでは、テストはバス、デバイス、および機能番号とBARを照会します。
    インテルAgilex開発キットの場合、次のコマンドを入力してBDFを確認できます。 
    $ lspci -d 1172:
  4. 自動モードと手動モードのトランスクリプト例を以下に示します。
    図 31. 自動モード
    図 32. 手動モード
  5. スループット・テスト用にDMAを実行するには、オプション「9」を入力し、Enterキーを押して続行します。
  6. 実行するDMAイタレーション回数を入力し、Enterキーを押してDMA動作のタイプを選択します。書き込み動作 (デバイスからホストへ) の場合は「0」、読み出し動作 (ホストからデバイスへ) の場合は「1」、同時書き込みと読み出し動作の場合は「2」を選択します。

  7. 以下は、書き込み専用、読み出し専用、および同時書き込みと読み出しにおける、それぞれ10回のイタレーションのテスト結果例です。

    図 33. 書き込み専用
    図 34. 読み出し専用
    図 35. 同時書き込みと読み出し
レベル 2 の表題