F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイド

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ID 683372
日付 7/14/2022
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ドキュメント目次
ドキュメント目次 x
1. 頭文字 2. デザイン例の説明 3. クイック・スタート・ガイド 4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ 5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴
2. デザイン例の説明 x
2.1. Programmed Input/Outputのデザイン例 2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 2.3. パフォーマンスのデザイン例
2.1. Programmed Input/Outputのデザイン例 x
2.1.1. Programmed Input/Outputデザイン例の機能の説明 2.1.2. Programmed Input/Outputデザイン例のシミュレーション・テストベンチ
2.1.1. Programmed Input/Outputデザイン例の機能の説明 x
2.1.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.1.1.2. PIO Application (APPS) 2.1.1.3. オンチップメモリー (MEM) 2.1.1.4. F-Tile Reference and System PLL Clocks IP 2.1.1.5. Reset Release IP
2.1.1.2. PIO Application (APPS) x
2.1.1.2.1. Scheduler 2.1.1.2.2. Read Write Module 2.1.1.2.3. Avalon-MM Interface 2.1.1.2.4. Completion Module 2.1.1.2.5. Width Adapter
2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 x
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 2.2.2. Single Root I/O Virtualization (SR-IOV) デザイン例のシミュレーション・テストベンチ
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 x
2.2.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.2.1.2. SR-IOV Applications (APPS)
2.2.1.2. SR-IOV Applications (APPS) x
2.2.1.2.1. Access Parser 2.2.1.2.2. Access Router 2.2.1.2.3. Completion 2.2.1.2.4. PF Segram 2.2.1.2.5. VF Segram 2.2.1.2.6. F-Tile Reference and System PLL Clocks IP 2.2.1.2.7. Reset Release IP
2.3. パフォーマンスのデザイン例 x
2.3.1. パフォーマンス・デザイン例の機能の説明 2.3.2. パフォーマンス・デザイン例の機能のシミュレーション・テストベンチ
3. クイック・スタート・ガイド x
3.1. ディレクトリー構造 3.2. デザイン例の生成 3.3. デザイン例のシミュレーション 3.4. デザイン例のコンパイル 3.5. ハードウェアとソフトウェアの要件 3.6. Linuxカーネルドライバーのインストール 3.7. デザイン例の実行
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチ
3.3.1. テストベンチ x
3.3.1.1. テスト・ドライバー・モジュール 3.3.1.2. PIOデザイン例のテストベンチ 3.3.1.3. SR-IOVデザイン例のテストベンチ 3.3.1.4. パフォーマンス・デザイン例のテストベンチ
3.7. デザイン例の実行 x
3.7.1. PIOデザイン例の実行 3.7.2. SR-IOVデザイン例の実行 3.7.3. パフォーマンス・デザイン例の実行
1. 頭文字
2. デザイン例の説明
3. クイック・スタート・ガイド
4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ
5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴

2.3.1. パフォーマンス・デザイン例の機能の説明

  1. 指定したパラメーターを使用して生成されたF-Tile Avalon Streaming Hard IPのEndpointバリアント (DUT) です。このコンポーネントは、PCIeリンクのもう一方の端にあるルート・コンプレックス/スイッチと相互作用し、PCIeリンクからのデータをAvalon-STデータ形式に、またはその逆に変換します。
  2. PCIe Perf_ED (perf0) コンポーネントでは、スループット測定のために要求されたデータ・トラフィックを生成します。次のサブモジュールで構成されています。
    1. pioperf_multitlp_adapter (Avalon-ST Interface Adapter) モジュールは、Avalon-STインターフェイスの2セグメントデータをAvalon-STデータの2つの単一セグメントストリームに変換します。
    2. pioperf_rx_diverterモジュールは、メモリー書き込みまたはメモリー読み出しTLPをホストから転送し、完了TLPをそれぞれの宛先に転送して、さらに処理します。
    3. pioperf_rx_intf (RX Interface) モジュールは、pioperf_rx_diverterモジュールからのTLPヘッダーとデータをデコードします。また、リクエスターID、タグ、属性、tc、バイトカウントなど、完了データのTLPヘッダーを構築するために必要な情報を抽出し、これをpioperf_tx_intfに渡してさらに処理します。
    4. pioperf_tx_intf (TX Interface) モジュールは、pioperf_rx_intfモジュールとpioperf_dma_topモジュールからの要求をTLPに変換し、F-Tile Avalon Streaming Hard IPに送信します。TLPは、単純化された加重ラウンドロビン方式かつ次の優先順位方式の、完了TLP > メモリー読み出しTLP > メモリー書き込みTLPで送信されます。
    5. pioperf_dma_top (DMA_TOP) モジュールは、メモリー書き込み要求とメモリー読み出し要求を生成し、コントロール・レジスターの情報に基づいてそれらをpioperf_tx_intfモジュールに渡します。データの完全性を確保するために、すべてのメモリー読み出し要求は、タイムアウト前に完了データを期待するようにタグ付けされます。メモリー書き込みTLPとメモリー読み出しTLPのリリースによって、PCIeリンクのTXインターフェイスとRXインターフェイスでトラフィックが構築されます。システムの全体的なスループットを解析するために、スループット・カウンターが含まれています。
  3. F-Tile Reference and System PLL Clocks IP: このIPは、F-Tile PCIeインターフェイスの実装で、FGT PMAおよびSystem PLLのリファレンス・クロックをコンフィグレーションするために必要です。このIPからのクロックは論理接続です。これは、物理的にF-Tile Avalon-ST IP for PCI Express Hard IP内にあります。デザイン例レベルでは、クロック・ゲーティング要件はありません。PIOデザイン例のメインクロックは、500 MHzで動作するF-Tile Avalon-ST IP for PCI Express Hard IPのcoreclkout_hipから発生します。クロックはSystem PLLから発生します。このIPは、FGT PMAおよびSystem PLLのリファレンス・クロックをコンフィグレーションするための、F-Tile PCIeインターフェイスの実装に必要です。
  4. Reset Release IP: このIPは、デバイスが完全にユーザーモードに入るまで、制御回路をリセット状態に保持します。FPGAはINIT_DONE出力をアサートして、デバイスがユーザーモードであることを通知します。Reset Release IPは、内部INIT_DONE信号の反転バージョンを生成して、デザインに使用できるnINIT_DONE出力を作成します。nINIT_DONE信号は、デバイス全体がユーザーモードになるまでHighです。nINIT_DONEがアサート (Low) した後、すべてのロジックはユーザーモードになり、正常に動作します。nINIT_DONE信号は、次のいずれかの方法で使用できます。
    1. 外部または内部リセットをゲートする
    2. トランシーバーおよびI/O PLLへのリセット入力をゲートする
    3. エンベデッド・メモリー・ブロック、ステートマシン、シフトレジスターなどのデザインブロックの書き込みイネーブルをゲートする
    4. デザインでレジスターリセット入力ポートを同期的に駆動する
図 14. F-Tile Avalon-ST for PCI Express 1x16パフォーマンス・デザイン例用のプラットフォーム・デザイナーのシステムコンテンツ
レベル 2 の表題