F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイド

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ID 683372
日付 7/14/2022
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ドキュメント目次
ドキュメント目次 x
1. 頭文字 2. デザイン例の説明 3. クイック・スタート・ガイド 4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ 5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴
2. デザイン例の説明 x
2.1. Programmed Input/Outputのデザイン例 2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 2.3. パフォーマンスのデザイン例
2.1. Programmed Input/Outputのデザイン例 x
2.1.1. Programmed Input/Outputデザイン例の機能の説明 2.1.2. Programmed Input/Outputデザイン例のシミュレーション・テストベンチ
2.1.1. Programmed Input/Outputデザイン例の機能の説明 x
2.1.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.1.1.2. PIO Application (APPS) 2.1.1.3. オンチップメモリー (MEM) 2.1.1.4. F-Tile Reference and System PLL Clocks IP 2.1.1.5. Reset Release IP
2.1.1.2. PIO Application (APPS) x
2.1.1.2.1. Scheduler 2.1.1.2.2. Read Write Module 2.1.1.2.3. Avalon-MM Interface 2.1.1.2.4. Completion Module 2.1.1.2.5. Width Adapter
2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 x
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 2.2.2. Single Root I/O Virtualization (SR-IOV) デザイン例のシミュレーション・テストベンチ
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 x
2.2.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.2.1.2. SR-IOV Applications (APPS)
2.2.1.2. SR-IOV Applications (APPS) x
2.2.1.2.1. Access Parser 2.2.1.2.2. Access Router 2.2.1.2.3. Completion 2.2.1.2.4. PF Segram 2.2.1.2.5. VF Segram 2.2.1.2.6. F-Tile Reference and System PLL Clocks IP 2.2.1.2.7. Reset Release IP
2.3. パフォーマンスのデザイン例 x
2.3.1. パフォーマンス・デザイン例の機能の説明 2.3.2. パフォーマンス・デザイン例の機能のシミュレーション・テストベンチ
3. クイック・スタート・ガイド x
3.1. ディレクトリー構造 3.2. デザイン例の生成 3.3. デザイン例のシミュレーション 3.4. デザイン例のコンパイル 3.5. ハードウェアとソフトウェアの要件 3.6. Linuxカーネルドライバーのインストール 3.7. デザイン例の実行
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチ
3.3.1. テストベンチ x
3.3.1.1. テスト・ドライバー・モジュール 3.3.1.2. PIOデザイン例のテストベンチ 3.3.1.3. SR-IOVデザイン例のテストベンチ 3.3.1.4. パフォーマンス・デザイン例のテストベンチ
3.7. デザイン例の実行 x
3.7.1. PIOデザイン例の実行 3.7.2. SR-IOVデザイン例の実行 3.7.3. パフォーマンス・デザイン例の実行
1. 頭文字
2. デザイン例の説明
3. クイック・スタート・ガイド
4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ
5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴

2.1.1.2.1. Scheduler

DUTからのデータストリームは、スケジューラー・ブロック内のデータFIFOにバッファリングされます。ヘッダーは事前処理され、いくつかの前提条件の値が計算されます。書き込みバーストカウントを事前計算し、ヘッダー情報からFirst DWORD Byte EnableおよびLast DWORD Byte Enableを書き込むと、コマンドがRead Write Moduleに渡されます。
  • 書き込みシーケンス: データFIFO内のデータは、Read Write Moduleに転送されます。
  • 読み出しシーケンス: TLP属性を読み出して完了TLPを生成し、追加処理を行うことでType1読み出しとType2読み出しを決定します。TLP DWの長さがMax Payload Sizeの境界よりも小さい場合、Type1読み出しが開始されます。TLP DWの長さがMax Payload Sizeの境界よりも大きい場合、Type2読み出しが開始されます。Type1およびType2の各読み出しは、そのMPSのサイズまでしか保持できません。これは読み出しシーケンスであるため、データFIFO内のデータはRead Write Moduleに転送されません。Read Write ModuleでのAvalon-MM生成のために、事前処理済みコマンドのみが事前処理済みコマンドFIFOに転送されます。
レベル 2 の表題