インテル® Stratix® 10汎用I/Oユーザーガイド

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ID 683518
日付 1/08/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン 変更内容
2020.01.08 19.4
  • バリアント、製品ライン、パッケージ、および移行パスを追加および削除するためにI/O移行トピックを更新。
  • HF35の Intel® Stratix® 10 GX 400そしてSX 400デバイスのパッケージに3.3V I/Oを追加。
  • 3 V I/OのキャリブレーションなしR S OCTのサポートを追加。
  • のI/O標準制限の設計ガイドラインを更新しました インテル® Stratix® 10 TX 400バンク3Aおよび3DのLVDS、ミニLVDS、またはRSDSを専用クロックピンとしてのみ使用できることを指定するデバイスのI/O標準制限の設計ガイドラインを更新。
  • Intel® Stratix® 10 GX 400そしてSX 400デバイスにI/O規格の制限に関するデザイン・ガイドラインを追加。
  • 「ピーク-ピーク」という単語を削除するにはプログラマブル・プリエンファシス図を更新。
  • プログラム可能なプルアップ抵抗機能に関するトピックからの関連情報リンクを インテル® Stratix® 10構成ユーザーガイドの構成フロー図のトピックに追加。リンクされたトピックは、コンフィギュレーションモードでのウィークプルアップに関する詳細情報を提供。
  • 未使用VREFピンの接続についてのガイドラインからVCCIOを除去するためにVREF源とVREFピンの設計指針を更新。
2019.10.01 19.3

遅延要素に関するトピックの.qsf割り当てコードの誤植を修正。

2019.09.30 19.3
  • インテル® Stratix® 10 TX 400デバイスを垂直移行移動テーブルに追加。
  • 3 V I/Oバンクすべてに1つの電圧のみを使用することに関するガイドライントピックを追加。
  • バンク3Aまたは3DでLVDS、Mini-LVDS、またはRSDS I/O標準を使用しないことに関するガイ」ドライントピックを追加。 インテル® Stratix® 10 TX 400端末。
2019.07.09 19.2

入力パス、および出力と出力の有効化パスに関するトピックの注記を更新して、GPIO インテル® FPGA IPそしてOCT インテル® FPGA IP単方向の入力ピンまたは出力ピンでのみOCTをサポート。

2019.03.04 18.1 入力パス、および出力と出力のイネーブルパスに関するトピックには：
2019.01.23 18.1

インテル® Quartus® Primeドキュメントのバージョンを更新。

2019.01.14 18.1
  • プログラム可能なVOD値「0」はLVDS I/O規格では使用できないという記述を削除。
2018.07.09 18.0
  • 3.0 V LVTTL I/O規格に24mAおよび20mAの電流強度設定を追加。
  • プログラマブル電流強度をリストする表に、差動SSTL-15クラスIとクラスII、および差動SSTL-18クラスIとクラスIIを追加。
  • キャリブレーションありのRS SOCTとキャリブレーションなしのRS OCTをリストする表に、差動SSTL-15クラスIおよびクラスIIを追加。
  • プログラマブル・オープン・ドレイン出力に関するトピックに、出力電圧をVi（DC）レベルより高くしないことに関する注記を追加しました。
2018.05.10 18.0
  • 3 V I/Oに関連する脚注を更新して、3 V I/OがE-Tileトランシーバータイルでサポートされないことを指定。
  • I/O標準サポートテーブルに脚注を追加して、タイルの電源がオフのときにトランシーバータイルの3 V I / Oバンクが使用できないことを指定。
  • DDR2サポートを削除。
  • I/OカウントテーブルとI/Oバンクの位置の数値をピン配置ファイルに移動。
  • 3 V I/Oバンクは、シングルエンドおよび差動SSTL、HSTL、およびHSUL I/O規格をサポートすることを確認。
  • わかりやすくするために、リセット・インターフェイス信号を一覧表示する表を更新。
日付 バージョン 変更内容
2017年11月 2017.11.06
  • 各3V I/Oバンクは、8つのシングルエンドI/Oに対して2つのOEのみをサポートすることを確認。
  • 古いデバイスを削除。
  • EPM3512Aデバイスを追加。
  • インテル® Stratix® 10デバイスからHF50パッケージを削除。
  • I/Oバンクの場所とピン数を一覧表示するトピックと表を再構築。
  • 2.5 V LVCMOS I/O規格のサポートを追加。
  • 1.8 V LVCMOS、1.5 V LVCMOS、および1.2 V LVCMOS I/O規格の3V I/Oバンクサポートを追加。
  • プログラマブル出力スルーレート・コントロールをサポートするI/O 規格とドライブ能力設定の表を追加。
  • デフォルトのスルーレート設定に関する情報を追加。
  • プログラマブルIOE遅延に関するトピックを更新して、入力および出力遅延情報を削除。 I/O遅延数は、特性評価が保留される。
  • インテル® Quartus® Primeソフトウェアで電流強度を具体的に割り当てない場合、デフォルトの事前定義された電流強度に関する情報を追加。
  • プログラマブル電流強度設定をリストした表を更新。
    • これらのI/O規格に現在の強度設定を追加。
      • 2.5 V LVCMOS
      • SSTL-135および差動SSTL-135
      • SSTL-125および差動SSTL-125
      • SSTL-12 および差動SSTL-12 Class I
      • POD12および差動POD12
      • 差動1.8 V HSTL Class I and Class II
      • 差動1.5 V HSTL Class I and Class II
      • 差動1.2 V HSTL Class I
    • 1.8 V LVCMOS I/O規格の6mA、4 mA、および2 mAHPS電流強度設定を削除。
    • 1.8 V LVCMOS I/O規格を除くすべてのHPS電流強度設定を削除。
    • 次のI/O規格から12mAおよび10mAの電流強度設定を削除。
      • 1.2 V LVCMOS
      • SSTL-18 Class I
      • SSTL-15 Class I
      • 1.2 V HSTL Class I
    • SSTL-18クラスIIおよびSSTL-15クラスII I/O規格から16mAの電流強度設定を削除。
    • 1.2 VHSTLクラスII I/O規格のプログラム可能な電流強度を削除
  • 3 V I/OのOCTサポートを削除。
  • 2.5 V LVCMOSを追加するために、外部終端方式をリストした表を更新。
  • 図の信号名をインテルFPGA GPIOIPコアの信号名と一致するように更新。
  • 出力パス波形を追加。
2017年9月 2017.09.04
  • SSTL-18クラスIIおよびSSTL-15クラスIIに8mAの電流強度設定を追加。
  • これらのI/O標準を、キャリブレーションなしのRSOCTの選択可能なI/O標準をリストする表に追加。
    • 差動SSTL-15
    • 差動SSTL-135
    • 差動SSTL-125
    • 差動SSTL-12
    • 差動HSUL-12
  • 1.8 V LVCMOS I/O規格に16mAの電流強度設定を追加しました。
  • 1.2 V LVCMOS I/O規格に12mAおよび10mAの電流強度設定を追加。
2017年2月 2017.02.13
  • TX 2100デバイスのSF48パッケージを削除。
2016年12月 2016.12.05 GX 4500およびSX 5500デバイスのHF55パッケージのI/Oバンク3LのI Oの数を修正。
2016年10月 2016.10.31

初版。
レベル 2 の表題