インテル® Stratix® 10汎用I/Oユーザーガイド

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ID 683518
日付 1/08/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

2.1.1. Intel® Stratix® 10のI/O 規格のサポート

表 1.  FPGA I/O の Intel® Stratix® 10デバイスのI/O 規格のサポート—暫定値
I/O 規格 サポートするI/Oバッファー・タイプ 適用 規格サポート
LVDS I/O 3 V I/O 1 2 3.3 V I/O 3
3.3 V LVTTL/3.3 V LVCMOS 無効 無効 有効 汎用 JESD8-B
3.0 V LVTTL/3.0 V LVCMOS 無効 有効4 有効 汎用 JESD8-B
2.5 V LVCMOS 無効 有効 5 無効 汎用 JESD8-5
1.8 V LVCMOS 有効 有効 5 無効 汎用 JESD8-7
1.5 V LVCMOS 有効 有効 5 無効 汎用 JESD8-11
1.2 V LVCMOS 有効 有効 5 無効 汎用 JESD8-12
SSTL-18 Class IおよびClass II 有効 無効 無効 フラッシュインターフェイス JESD8-15
SSTL-15 Class IおよびClass II 有効 無効 無効 DDR3 —
SSTL-15 有効 無効 無効 DDR3 JESD79-3D
SSTL-135 有効 無効 無効 DDR3L —
SSTL-125 6 有効 無効 無効 QDR-IV —
SSTL-12 有効 無効 無効 RLDRAM 3, QDR-IV —
POD12 有効 無効 無効 DDR4, QDR-IV JESD8-24
1.8 V HSTL Class IおよびClass II 有効 無効 無効 DDR II+、QDR II+、およびRLDRAM 2 JESD8-6
1.5 V HSTL Class IおよびClass II 有効 無効 無効 DDR II+、QDR II+、QDR II、RLDRAM 2 JESD8-6
1.2 V HSTL Class IおよびClass II 有効 無効 無効 QDR-IV、汎用、、 JESD8-16A
HRR-12 有効 無効 無効 LPDDR2, LPDDR3 —
差動SSTL-18 Class IおよびClass II 有効 無効 無効 汎用 JESD8-15
差動SSTL-15 Class IおよびClass II 有効 無効 無効 DDR3 —
差動SSTL-15 使用可 無効 無効 DDR3 JESD79-3D
差動SSTL-135 使用可 無効 無効 DDR3L —
差動SSTL-1256 有効 無効 無効 汎用 —
差動SSTL-12 使用可 無効 無効 RLDRAM 3 ： —
差動POD12 有効 無効 無効 DDR4 JESD8-24
差動1.8 V HSTL Class IおよびClass II 有効 無効 無効 DDR II+、QDR II+、およびRLDRAM 2 JESD8-6
差動1.5 V HSTL Class IおよびClass II 有効 無効 無効 DDR II+、QDR II+、QDR II、RLDRAM 2 JESD8-6
差動1.2 V HSTL Class IおよびClass II 有効 無効 無効 汎用 JESD8-16A
差動HSUL-12 使用可 無効 無効 LPDDR2, LPDDR3 —
LVDS 7 有効 無効 無効 SGMII、SFI、およびSPI ANSI/TIA/EIA-644
Mini-LVDS 7 有効 無効 無効 SGMII、SFI、およびSPI —
RSDS7 有効 無効 無効 SGMII、SFI、およびSPI —
LVPECL 有効 無効 無効 SGMII、SFI、およびSPI —
注: 3 V I/Oバンクで1.2 V、1.5 V、1.8 V、2.5、または3.0 V I/O規格を使用するには、I/OピンにUSE_AS_3V_GPIO割り当てを設定する必要があります。 インテル® Quartus® Prime設定ファイル（ .qsf ）で、次の割り当てを指定します。set_instance_assignment -name USE_AS_3V_GPIO ON -to <your pin name>
表 2.   Intel® Stratix® 10 SXデバイスのI/O 規格のサポート—暫定値
I/O 規格 適用 規格サポート
1.8 V LVCMOS 汎用 JESD8-7
1 LタイルおよびHタイルのトランシーバー・タイルでのみ使用できます。
2 トランシーバー・タイルの電源が切断されると、タイルの3 V I/Oバンクは使用できなくなります。
3 は、HF35のパッケージ Intel® Stratix® 10 GX 400そしてSX 400デバイスでのI/Oバンク3Cでのみ使用可能。
4 HF35のパッケージ Intel® Stratix® 10 GX 400そしてSX 400デバイスの場合、 インテル® Quartus® Primeソフトウェアは、I/Oバンク3Cを使用してI/Oを自動的に実装します。Hタイルデバイスの場合、USE_AS_3V_GPIO インテル® Quartus® Primeピンへの割り当てを設定する必要があります。
5 UUSE_AS_3V_GPIO インテル® Quartus® Prime割り当てをピンに設定する必要があります。
6 Intel® Stratix® 10 I/Oバッファーはメモリー・アプリケーションのさまざまなI/O規格をサポートしていますが、Intelは、 Intel® Stratix® 10 外部メモリー・インターフェイスのユーザーガイドのパフォーマンスサポートの概要にリストされているメモリインターフェイスのIPのみを検証およびサポートしています。
7 Intel® Stratix® 10 TX 400 、 GX 400 、およびSX 400デバイスｊのI/Oバンク3Aおよび3Dの専用クロックピンでのみサポートされています。
レベル 2 の表題