インテル® Stratix® 10汎用I/Oユーザーガイド

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ID 683518
日付 1/08/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察

3.0 VI/O インターフェイスにデバイスを使用する際、デバイスの信頼性と適切な動作を確保するには、デバイスの絶対最大定格に違反しないでください。遷移中の絶対最大定格と最大許容オーバーシュートについての詳細は、デバイス・データシートを参照してください。

ヒント: オーバーシュートおよびアンダーシュート電圧が仕様の範囲内であることを確認するには、IBIS または SPICE シミュレーションを実行します。

シングルエンド・トランスミッター・アプリケーション

Intel® Stratix® 10 デバイスをトランスミッターとして使用する場合、低速スルーレートと直列終端を使用してI/O ピンにおけるオーバーシュートとアンダーシュートを制限します。レシーバーで大きな電圧変動を引き起こす伝送ラインの影響は、ドライバーと伝送ライン間のインピーダンス・ミスマッチに関連しています。ドライバーのインピーダンスを伝送ラインの特性インピーダンスにマッチングさせることによって、オーバーシュート電圧を大幅に低下させることができます。総ドライバー・インピーダンスを伝送ラインのインピーダンスにマッチングさせるには、ドライバーの近くに配置されている直列終端抵抗を使用することができます。

シングル・エンド・レシーバー・アプリケーション

レシーバーとして Intel® Stratix® 10 デバイスを使用する場合、I/O ピンでのオーバーシュート、アンダーシュート電圧を制限するために外部のクランプダイオードを使用します。

3.0 VI/O 規格は、3.0 Vのバンク電源電圧 (VCCIO) と1.8 Vの VCCPT電圧を使用してサポートされます。この方法では、クランプダイオードはオーバーシュート電圧を DC および AC 入力電圧仕様の範囲内で十分にクランプすることができます。クランプされた電圧は、VCCIOとダイオード順方向電圧の合計として表されます。

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レベル 2 の表題