インテル® Stratix® 10汎用I/Oユーザーガイド

ダウンロード PDF
ID 683518
日付 1/08/2020
Public
ドキュメント目次
ドキュメント目次 x
1. Intel® Stratix® 10 I/O の概要 2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 3. Intel® Stratix® 10 I/O のデザイン検討事項 4. Intel® Stratix® 10 I/O の実装ガイド 5. 参照先 6. Intel® Stratix® 10 汎用I/Oユーザーガイド 7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴
1. Intel® Stratix® 10 I/O の概要 x
1.1. I/Oおよび差動I/Oバッファー 1.2. Intel® Stratix® 10 I/Oバーティカル・マイグレーション・サポート
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能 x
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル 2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 2.5. Intel® Stratix® 10 デバイスの外部I/O終端
2.1. Intel® Stratix® 10デバイスにおける I/O 規格と電圧レベル x
2.1.1. Intel® Stratix® 10のI/O 規格のサポート 2.1.2. I/O 規格電圧レベル
2.2. Intel® Stratix® 10 デバイスの I/O エレメント構造 x
2.2.1. Intel® Stratix® 10 デバイスのI/O バンク・アーキテクチャー 2.2.2. Intel® Stratix® 10 デバイスの I/O バッファーと I/O レジスター
2.3. Intel® Stratix® 10 デバイスのプログラマブル IOE 機能 x
2.3.1. プログラマブル出力スルーレート・コントロール 2.3.2. プログラマブル IOE 遅延 2.3.3. プログラマブル・オープンドレイン出力 2.3.4. プログラマブル・バス・ホールド 2.3.5. プログラマブル・プルアップ抵抗 2.3.6. プログラマブル・プリエンファシス 2.3.7. プログラマブル差動出力電圧 2.3.8. プログラマブル・ドライブ能力
2.4. Intel® Stratix® 10 デバイスにおけるオンチップ I/O 終端 x
2.4.1. Intel® Stratix® 10 デバイスにおけるキャリブレーションなしのRS OCT 2.4.2. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRS OCT 2.4.3. Intel® Stratix® 10 デバイスにおけるキャリブレーションありのRT OCT 2.4.4. ダイナミック OCT 2.4.5. 差動入力 RD OCT 2.4.6. Intel® Stratix® 10 デバイスの OCT キャリブレーション・ブロック
2.5. Intel® Stratix® 10 デバイスの外部I/O終端 x
2.5.1. シングルエンド I/O 終端 2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端
2.5.2. Intel® Stratix® 10 デバイスの差動 I/O 終端 x
2.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 2.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 2.5.2.3. LVPECL 終端
3. Intel® Stratix® 10 I/O のデザイン検討事項 x
3.1. ガイドライン : VREFソースとVREFピン 3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 3.3. ガイドライン：電圧リファレンス形式および非電圧リファレンス形式のI/O規格 3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 3.5. ガイドライン : 最大 DC 電流制限 3.6. ガイドライン： 3つのVI/Oバンクすべてに1つの電圧のみを使用 3.7. ガイドライン： インテル® Stratix® 10 TX 400のI/O規格の制限 3.8. ガイドライン： Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
4. Intel® Stratix® 10 I/O の実装ガイド x
4.1. GPIO インテル® FPGA IP 4.2. リソース使用率とデザインのパフォーマンスの検証 4.3. タイミング 4.4. インテル® FPGA IPデザイン例 4.5. ピン・マイグレーションの互換性の検証 4.6. GPIO IP コアへの移行
4.1. GPIO インテル® FPGA IP x
4.1.1. GPIO インテル® FPGA IPのリリース情報 4.1.2. データ・パス 4.1.3. レジスターパッキング
4.1.2. データ・パス x
4.1.2.1. 入力パス 4.1.2.2. 出力および出力イネーブルパス
4.3. タイミング x
4.3.1. タイミング・コンポーネント 4.3.2. 遅延エレメント 4.3.3. タイミング解析 4.3.4. タイミング・クロージャーのガイドライン
4.3.3. タイミング解析 x
4.3.3.1. シングル・データ・レートの入力レジスター 4.3.3.2. フルレートまたはハーフレートDDIOの入力レジスター 4.3.3.3. シングル・データ・レートの出力レジスター 4.3.3.4. フルレートまたはハーフレートDDIOの出力レジスター
4.4. インテル® FPGA IPデザイン例 x
4.4.1. GPIO IPコア合成可能 インテル® Quartus® Primeデザイン例 4.4.2. シミュレーション・デザイン例の生成
4.6. GPIO IP コアへの移行 x
4.6.1. ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR、およびALTIOBUF IPコアの移行 4.6.2. ガイドライン：移行されたIP におけるdatain_h とdatain_l ポートのスワップ
5. 参照先 x
5.1. インテル® FPGA IPのパラメーター設定 5.2. インテル® FPGA IPのインターフェイス信号
5.2. インテル® FPGA IPのインターフェイス信号 x
5.2.1. 共有信号 5.2.2. データ・インターフェイスのためのデータのビット順 5.2.3. データ・インターフェイス信号と対応するクロック
1. Intel® Stratix® 10 I/O の概要
2. Intel® Stratix® 10 I/O のアーキテクチャーと機能
3. Intel® Stratix® 10 I/O のデザイン検討事項
4. Intel® Stratix® 10 I/O の実装ガイド
5. 参照先
6. Intel® Stratix® 10 汎用I/Oユーザーガイド
7. Intel® Stratix® 10汎用I/Oユーザーガイドの改訂履歴

2.3.8. プログラマブル・ドライブ能力

プログラマブル・ドライブ能力を使用して、長い伝送経路またはレガシー・バックプレーンに起因するHigh信号減衰による影響を緩和することができます。
注:

プログラム可能なドライブ強度を使用するには、 インテル® Quartus® Prime ソフトウェアでドライブ強度のアサインメントてを指定する必要があります。 明示的な割り当てがない場合、 インテル® Quartus® Prime ソフトウェアは次の既定のデフォルト値を使用します。

  • すべての HSTL と SSTL Class I、およびすべての非電圧リファレンスの I/O 規格—キャリブレーションなしの 50 Ω RS OCT
  • すべての HSTL と SSTL Class II I/O 規格—キャリブレーションなしの 25 Ω RS OCT
  • POD12 I/O 規格—キャリブレーションなしの 34 Ω RS OCT
表 8.   Intel® Stratix® 10デバイスのプログラマブル・ドライブ能力設定 Intel® Stratix® 10デバイスの各I/Oピンの出力バッファーは、次の表にリストされているI/O規格に適合させるためのプログラマブル・ドライブ能力コントロール機能を有します。
I/O 規格

IOH / IOLのドライブ能力設定値（mA）

FPGAにおけるサポート

HPSのプログラマブル電流強度の情報は暫定的なものです。

（SoCデバイスのみ）
可用 デフォルト 可用 デフォルト
3.3 V LVTTL 12 16、12、8、4 12 — —
3.3 V SSTL 16, 12, 8, 4 12 — —
3.0 V LVTTL 13　 3.3 VのI/Oバンク 16、12、8、4 12 — —
3VのI/Oバンク 24、20、16、12、8、4
3.0 V LVCMOS13 3.3 VのI/Oバンク 16、12、8、4 12 — —
3VのI/Oバンク 24、20、16、12、8、4
2.5 V LVCMOS 16, 12, 8, 4 12 — —
1.8 V LVCMOS 16、12、10、8、6、4、2 12 12、10、8 12
1.5 V LVCMOS 12、10、8、6、4、2 12 — —
1.2 V LVCMOS 8, 6, 4, 2 8 — —
SSTL-18 Class I 8、6、4 8 — —
SSTL-18 Class II 8 8 — —
SSTL-15 Class I 8、6、4 8 — —
SSTL-15 Class II 8 8 — —
SSTL-135 8、6、4 8 — —
SSTL-125 8、6、4 8 — —
SSTL-12 8、6、4 8 — —
POD12 8、6、4 8 — —
1.8 V HSTL Class I 12、10、8、6、4 8 — —
1.8 V HSTL Class II 14 14 — —
1.5 V HSTL Class I 12、10、8、6、4 8 — —
1.5 V HSTL Class II 14 14 — —
1.2 V HSTL Class I 8、6、4 8 — —
差動 SSTL-18 class I 8、6、4 8 — —
差動HSTL-18 Class II 8 8 — —
差動 SSTL-15 Class I 8、6、4 8 — —
差動HSTL-15 Class II 8 8 — —
差動SSTL-135 12、10、8、6、4 8 — —
差動SSTL-125 12、10、8、6、4 8 — —
差動 SSTL-12 Class I 12、10、8、6、4 8 — —
差動POD12 8、6、4 8 — —
差動1.8 V HSTL Class I 12、10、8、6、4 8 — —
差動1.8 V HSTL Class II 14 14 — —
差動1.5 V HSTL Class I 12、10、8、6、4 8 — —
差動1.5 V HSTL Class II 14 14 — —
差動1.2 V HSTL Class I 8、6、4 8 — —
注: Intelは、特定のアプリケーションに最適なドライブ強度設定を決定するために、IBIS または SPICE シミュレーションを実行することを推奨します。
関連情報
12 Intel® Stratix® 10 GX 400そしてSX 400デバイスHF35のパッケージでのI/Oバンク3Cでのみ使用可能。現在の強度設定コントロールは、8ピングループベースです。ピングループを識別するには、デバイスのピン配置ファイル「オプション機能」カラムを参照してください。たとえば、グループ名はIO33_LS[<group index>]_[<pin index>]です。
13 プログラマブルスルーレート制御は、16 mA以上の電流強度設定にのみ適用できます。
レベル 2 の表題