インテルのみ表示可能 — GUID: sam1425278520287
Ixiasoft
A.2. SDIソフト・トランシーバーの制約
これらの制約は、サポートされているすべてのデバイスファミリーで、レシーバーにソフト・トランシーバーを使用するようにコンフィグレーションされている場合に適用されます。
135MHzのクロックと337.5MHz、0度のクロックの間に次のセットアップとホールドの関係を定義します。
- セットアップ - 337.5MHz、0度のクロックから135MHzのクロックまでの1.5クロック (4.43ns)
- ホールド - 337.5MHzのクロックから135MHzのクロックまでの0クロック
IPコア内にPLLを含めることを選択した場合は、次の制約を変更し、それらをデザインに適用します。もしくは、SDI IPコアのrx_sd_refclk_337信号とrx_sd_refclk_135信号に接続されているクロックに同様の制約を適用します。
クラシック・タイミング・アナライザー
クラシック・タイミング・アナライザーには、次の制約を使用します。
set_instance_assignment -name SETUP_RELATIONSHIP "4.43 ns" -from “<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_inst| sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component| _clk0" -to "<your_megacore:your_megacore_inst>| sdi_megacore_top:sdi_megacore_top_inst|sdi_clocks:u_sdi_clocks| stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component|_clk2" set_instance_assignment -name HOLD_RELATIONSHIP "0 ns" -from "<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_inst| sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component| _clk0" -to "<your_megacore:your_megacore_inst>| sdi_megacore_top:sdi_megacore_top_inst|sdi_clocks:u_sdi_clocks| stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component|_clk2"
TimeQuestタイミング・アナライザー
TimeQuestタイミング・アナライザーには、次の制約を使用します。
set_max_delay 4.43 -from {<your_megacore:your_megacore_inst>| sdi_megacore_top:sdi_megacore_top_inst|sdi_clocks:u_sdi_clocks| stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component|_clk0} -to {<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_inst| sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component| _clk2} set_min_delay 0 -from { <your_megacore:your_megacore_inst>| sdi_megacore_top:sdi_megacore_top_inst|sdi_clocks:u_sdi_clocks| stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component|_clk0} -to {<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_inst| sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpll_component| _clk2}