インテル® Cyclone® 10 GX デバイス・データシート

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ID 683828
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
Cyclone® 10 GX デバイス・データシート
Cyclone® 10 GX デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/O タイミング プログラマブルIOE 遅延 用語集 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC 特性 I/O 規格仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源動作条件
DC 特性 x
消費電流と消費電力 I/O ピンのリーク電流 バスホールド特性 OCT キャリブレーション精度仕様 キャリブレーションなしのOCT 抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O 規格仕様 x
シングルエンドI/O 規格の仕様 シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様 シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様 差動SSTL I/O 規格の仕様 差動HSTL I/Oおよび差動HSUL I/O 規格の仕様 差動I/O 規格の仕様
スイッチング特性 x
トランシーバー性能仕様 コア性能の仕様 ペリフェラル性能の仕様
トランシーバー性能仕様 x
Cyclone® 10 GX デバイスにおけるトランシーバー性能仕様 Cyclone® 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能 Cyclone® 10 GX デバイスにおけるトランシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLL 仕様 DSP ブロック仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLL 仕様 x
フラクショナルPLL 仕様 I/O PLL 仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル性能の仕様 x
高速I/O の仕様 DPA ロック時間の仕様 LVDS ソフトCDR/DPA 正弦ジッター許容値仕様 ハード・メモリー・コントローラーでサポートされるメモリー規格 DLL 範囲の仕様 DQS ロジックブロック仕様 メモリー出力クロックジッターの仕様 OCT キャリブレーション・ブロック仕様
コンフィグレーションの仕様 x
POR の仕様 JTAG コンフィグレーション・タイミング FPP コンフィグレーション・タイミング AS コンフィグレーション・タイミング AS コンフィグレーション・スキームにおけるDCLK 周波数仕様 PS コンフィグレーション・タイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPP コンフィグレーション・タイミング x
FPP コンフィグレーションのDCLK-DATA[ ]比（r） DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング
Cyclone® 10 GX デバイス・データシート

差動SSTL I/O 規格の仕様

表 15.   Cyclone® 10 GX デバイスにおける差動SSTL I/O 規格の仕様—暫定仕様
I/O 規格 VCCIO (V) VSWING(DC) (V) VSWING(AC) (V) VIX(AC) (V)
Min Typ Max Min Max Min Max Min Typ Max
SSTL-18 Class I、II 1.71 1.8 1.89 0.25 VCCIO + 0.6 0.5 VCCIO + 0.6 VCCIO/2 – 0.175 — VCCIO/2 + 0.175
SSTL-15 Class I、II 1.425 1.5 1.575 0.2 16 2(VIH(AC) – VREF) 2(VREF – VIL(AC)) VCCIO/2 – 0.15 — VCCIO/2 + 0.15
SSTL-135/ SSTL-135 
Class I、II 1.283 1.35 1.45 0.18 16 2(VIH(AC) – VREF) 2(VIL(AC) – VREF) VCCIO/2 – 0.15 VCCIO /2 VCCIO/2 + 0.15
SSTL-125/ SSTL-125 
Class I、II 1.19 1.25 1.31 0.18 16 2(VIH(AC) – VREF) 2(VIL(AC) – VREF) VCCIO/2 – 0.15 VCCIO /2 VCCIO/2 + 0.15
SSTL-12/ SSTL-12 
Class I、II 1.14 1.2 1.26 0.16 16 2(VIH(AC) – VREF) 2(VIL(AC) – VREF) VREF – 0.15 VCCIO /2 VREF + 0.15
POD12 1.16 1.2 1.24 0.16 — 0.3 — VREF – 0.08 — VREF + 0.08
16 VSWING(DC) の最大値は定義されていません。ただし、各シングルエンド信号は、シングルエンド限界値（VIH(DC) とVIL(DC)）内である必要があります。
レベル 2 の表題