インテル® Cyclone® 10 GX デバイス・データシート

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ID 683828
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
Cyclone® 10 GX デバイス・データシート
Cyclone® 10 GX デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/O タイミング プログラマブルIOE 遅延 用語集 改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 DC 特性 I/O 規格仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源動作条件
DC 特性 x
消費電流と消費電力 I/O ピンのリーク電流 バスホールド特性 OCT キャリブレーション精度仕様 キャリブレーションなしのOCT 抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O 規格仕様 x
シングルエンドI/O 規格の仕様 シングルエンドSSTL、HSTL およびHSUL I/O リファレンス電圧仕様 シングルエンドSSTL、HSTL、およびHSUL I/O 規格信号仕様 差動SSTL I/O 規格の仕様 差動HSTL I/Oおよび差動HSUL I/O 規格の仕様 差動I/O 規格の仕様
スイッチング特性 x
トランシーバー性能仕様 コア性能の仕様 ペリフェラル性能の仕様
トランシーバー性能仕様 x
Cyclone® 10 GX デバイスにおけるトランシーバー性能仕様 Cyclone® 10 GX デバイスにおける高速シリアル・トランシーバー-ファブリック・インターフェイスの性能 Cyclone® 10 GX デバイスにおけるトランシーバーの仕様
コア性能の仕様 x
クロックツリーの仕様 PLL 仕様 DSP ブロック仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLL 仕様 x
フラクショナルPLL 仕様 I/O PLL 仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル性能の仕様 x
高速I/O の仕様 DPA ロック時間の仕様 LVDS ソフトCDR/DPA 正弦ジッター許容値仕様 ハード・メモリー・コントローラーでサポートされるメモリー規格 DLL 範囲の仕様 DQS ロジックブロック仕様 メモリー出力クロックジッターの仕様 OCT キャリブレーション・ブロック仕様
コンフィグレーションの仕様 x
POR の仕様 JTAG コンフィグレーション・タイミング FPP コンフィグレーション・タイミング AS コンフィグレーション・タイミング AS コンフィグレーション・スキームにおけるDCLK 周波数仕様 PS コンフィグレーション・タイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPP コンフィグレーション・タイミング x
FPP コンフィグレーションのDCLK-DATA[ ]比（r） DCLK-DATA[ ] = 1 の場合のFPP コンフィグレーション・タイミング DCLK-DATA[ ] >1 の場合のFPP コンフィグレーション・タイミング
Cyclone® 10 GX デバイス・データシート

I/O PLL 仕様

表 31.   Cyclone® 10 GX デバイスにおけるI/O PLL 仕様—暫定仕様
シンボル パラメーター 条件 Min Typ Max 単位
fIN 入力クロック周波数 -5 スピードグレード 10 — 700 45 MHz
–6 スピードグレード 10 — 650 45 MHz
fINPFD PFD への入力クロック周波数 — 10 — 325 MHz
fCASC_INPFD 縦続接続先カスケードPLL のPFD への入力クロック周波数 — 10 — 60 MHz
fVCO PLL VCO 動作範囲 -5 スピードグレード 600 — 1434 MHz
-6 スピードグレード 600 — 1250 MHz
fCLBW PLL の閉ループ帯域幅 — 0.1 — 8 MHz
tEINDUTY 入力クロックまたは外部フィードバック・クロック入力のデューティサイクル — 40 — 60 ％
fOUT 内部グローバルクロックまたはリージョナル・クロックの出力周波数 (C カウンター) -5、-6 スピードグレード — — 644 MHz
fOUT_EXT 外部クロック出力の出力周波数 -5スピード・グレード — — 720 MHz
–6スピード・グレード — — 650 MHz
tOUTDUTY 専用外部クロック出力のデューティサイクル（50 % に設定した場合） — 45 50 55 ％
tFCOMP 外部フィードバック・クロック補償時間 — — — 10 ns
fDYCONFIGCLK mgmt_clk とscanclk のダイナミック・コンフィグレーション・クロック — — — 100 MHz
tLOCK デバイスの終わりのコンフィグレーションまたはareset のデアサートからロックするのに必要な時間 — — — 1 ms
tDLOCK 動的にロックするのに必要な時間（任意の非ポストスケール・カウンター/遅延の切り換えまたはリコンフィグレーション後） — — — 1 ms
tPLL_PSERR PLL 位相シフトの精度 — — — ±50 ps
tARESET areset 信号の最小パルス幅 — 10 — — ns
tINCCJ 46 47 入力クロックのサイクル間ジッター FREF ≥ 100 MHz — — 0.15 UI (p-p)
FREF < 100 MHz — — 750 ps (p-p)
tOUTPJ_DC 専用クロック出力の周期ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
tOUTCCJ_DC 専用クロック出力のサイクル間ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
tOUTPJ_IO 48 通常I/O クロック出力の周期ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tOUTCCJ_IO 48 通常I/O クロック出力のサイクル間ジッター FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tCASC_OUTPJ_DC カスケード接続されたPLL における専用クロック出力の周期ジッター FOUT ≥ 100 MHz — — 175 ps (p-p)
FOUT < 100 MHz — — 17.5 mUI (p-p)
関連情報
45 この仕様はI/O の最大周波数によって制限されます。達成可能な最大I/O 周波数は、I/O 規格ごとに異なり、デザインおよびシステム固有の要因によって異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づくHSPICE/IBIS シミュレーションを実行する必要があります。
46 大きい入力ジッターは、PLL 出力ジッターに直接影響します。PLL 出力クロックジッターを低くするには、ジッターが120 ps 未満のクリーン・クロック・ソースを提供する必要があります。
47 FREF はfIN/N であり、N = 1 の時に仕様が適用されます。
48 外部メモリー・インターフェイス・クロック出力ジッターの仕様では、 Cyclone® 10 GX デバイスにおけるメモリー出力クロックジッター仕様の表で使用可能な異なる測定方法を使用しています。
レベル 2 の表題