HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

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ID 709314
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド x
1.1. ディレクトリ構造 1.2. デザインの生成 1.3. デザインのシミュレーション 1.4. デザインのコンパイルとテスト
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. デザイン機能 2.2. ハードウェアおよびソフトウェア要件 2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.4. RTLパラメーターのデザイン 2.5. デザイン・コンポーネント 2.6. デザインのソフトウェア・フロー 2.7. クロックスキーム 2.8. インターフェイスの信号 2.9. ハードウェアの設定 2.10. シミュレーション・テストベンチ 2.11. デバッグ機能
2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 x
2.3.1. RX専用またはTX専用のデザインの作成
2.4. RTLパラメーターのデザイン x
2.4.1. IPパラメーター 2.4.2. HDMI Intel® FPGA IPデザイン例のパラメーター
2.5. デザイン・コンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.5.1. HDMI TXのコンポーネント x
2.5.1.1. TX PHYアダプター
2.5.1.1. TX PHYアダプター x
2.5.1.1.1. FRL
2.5.2. HDMI RXのコンポーネント x
2.5.2.1. RX PHYアダプター
2.5.2.1. RX PHYアダプター x
2.5.2.1.1. FRL
2.11. デバッグ機能 x
2.11.1. ソフトウェアのデバッグメッセージ 2.11.2. TXに接続されているシンクからのSCDC情報 2.11.3. クロック周波数の測定
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. のクロッキングおよびPLLユーザーガイド改訂履歴

2.11.3. クロック周波数の測定

この機能を使用して、さまざまなクロックの周波数を確認します。
  1. hdmi_rx_topおよびhdmi_tx_topファイルで、//`define DEBUG_EN 1のコメントを外します。
  2. 各mr_rate_detectインスタンスからのrefclock_measure信号をSignal Tap Logic Analyzerに追加して、各クロックのクロック周波数 (10 ミリ秒の期間) を取得します。
  3. Signal Tap Logic Analyzerでデザインをコンパイルします。
  4. SOF ファイルをプログラムし、Signal Tap Logic Analyzer を実行します。
表 21.  クロック
モジュール mr_rate_detectインスタンス 測定するクロック
hdmi_rx_top rx_pll_tmds RX CDRリファレンス・クロック0
rx_clk0_freq チャネル0からのRXトランシーバー・クロック出力
rx_vid_clk_freq RXビデオクロック
rx_frl_clk_freq RX FRLクロック
rx_hsync_freq 受信ビデオフレームのHsync周波数
hdmi_tx_top tx_clk0_freq チャネル0からのTXトランシーバー・クロック出力
vid_clk_freq TXビデオクロック
frl_clk_freq TX FRLクロック
tx_hsync_freq 送信されるビデオフレームのHsync周波数
レベル 2 の表題