HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

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ID 709314
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド x
1.1. ディレクトリ構造 1.2. デザインの生成 1.3. デザインのシミュレーション 1.4. デザインのコンパイルとテスト
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. デザイン機能 2.2. ハードウェアおよびソフトウェア要件 2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.4. RTLパラメーターのデザイン 2.5. デザイン・コンポーネント 2.6. デザインのソフトウェア・フロー 2.7. クロックスキーム 2.8. インターフェイスの信号 2.9. ハードウェアの設定 2.10. シミュレーション・テストベンチ 2.11. デバッグ機能
2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 x
2.3.1. RX専用またはTX専用のデザインの作成
2.4. RTLパラメーターのデザイン x
2.4.1. IPパラメーター 2.4.2. HDMI Intel® FPGA IPデザイン例のパラメーター
2.5. デザイン・コンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.5.1. HDMI TXのコンポーネント x
2.5.1.1. TX PHYアダプター
2.5.1.1. TX PHYアダプター x
2.5.1.1.1. FRL
2.5.2. HDMI RXのコンポーネント x
2.5.2.1. RX PHYアダプター
2.5.2.1. RX PHYアダプター x
2.5.2.1.1. FRL
2.11. デバッグ機能 x
2.11.1. ソフトウェアのデバッグメッセージ 2.11.2. TXに接続されているシンクからのSCDC情報 2.11.3. クロック周波数の測定
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. のクロッキングおよびPLLユーザーガイド改訂履歴

2.6. デザインのソフトウェア・フロー

デザインのメイン・ソフトウェア・フローでは、 Nios® IIプロセッサーはTIリドライバー設定をコンフィグレーションし、電源投入時にTXパスとRXパスを初期化します。
図 13.  main.cスクリプトのソフトウェア・フロー
ソフトウェアは while ループを実行して、シンクとソースの変更を監視し、変更に対応します。ソフトウェアは、TX の再構成、TX リンクのトレーニングをトリガーし、ビデオの送信を開始する場合があります。
注: 詳細なフローについては、次の図を参照してください。
  1. TX パスの初期化 : 図 14.
  2. RX パスの初期化: 図 15.
  3. TX の再構成とリンク トレーニング: 図 16.
  4. HDMI TX 送信ビデオ: 図 18.
図 14. TXパス初期化のフローチャート
図 15. RXパス初期化のフローチャート
図 16. TXのリコンフィグレーションとリンク・トレーニングのフローチャート
図 17. 特定のFRLレートでのリンク・トレーニングLTS:3プロセスのフローチャート
注: 参照する 図 17 詳細については LTS の実行: 特定の FRL レートでの 3 プロセス.
図 18. HDMI TXビデオ送信のフローチャート
レベル 2 の表題