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2.5.1.1. TX PHYアダプター
HDMI をサポートするために、TX PMA Direct PHY は 64 ビットのパラレルデータ幅に設定されます。 HDMI 1.4、HDMI 2.0、および HDMI 2.1 の HDMI TX レーン間スキュー要件により、レーン間スキューを満たすには、特定の HDMI データレートを 24 Gbps にオーバーサンプリングする必要があります。システムクロックの最大周波数が 900 Mhz であるため、TX PHY を 64 ビット (バイト・シリアライザーをオンにして 32 ビット PMA 幅) に設定する必要があり、PMA クロックは 750 Mhz になります。
システム PLL を使用する TX PMA Direct PHY アーキテクチャでは、リンク速度クロック (データレート/実効トランシーバー幅) からシステムクロック (sys_clk_div2) ドメインへの TX パラレルデータをクロックするために DCFIFO が必要です。
図 9. 40ビットから64ビットへの変換
40 ビットから 64 ビットへのコンバーターは、RX コアからの RX パラレルデータを格納するための 4 つの 40 ビット レジスタを使用してデザインされています。最初の 64 ビットデータは、3 番目のクロック サイクルの後に出力されます。その後、次の連続する 5 クロック サイクルで 64 ビットデータが出力されます。このプロセスは、8 クロック サイクルごとに繰り返されます。