HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

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ID 709314
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド x
1.1. ディレクトリ構造 1.2. デザインの生成 1.3. デザインのシミュレーション 1.4. デザインのコンパイルとテスト
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. デザイン機能 2.2. ハードウェアおよびソフトウェア要件 2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.4. RTLパラメーターのデザイン 2.5. デザイン・コンポーネント 2.6. デザインのソフトウェア・フロー 2.7. クロックスキーム 2.8. インターフェイスの信号 2.9. ハードウェアの設定 2.10. シミュレーション・テストベンチ 2.11. デバッグ機能
2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 x
2.3.1. RX専用またはTX専用のデザインの作成
2.4. RTLパラメーターのデザイン x
2.4.1. IPパラメーター 2.4.2. HDMI Intel® FPGA IPデザイン例のパラメーター
2.5. デザイン・コンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.5.1. HDMI TXのコンポーネント x
2.5.1.1. TX PHYアダプター
2.5.1.1. TX PHYアダプター x
2.5.1.1.1. FRL
2.5.2. HDMI RXのコンポーネント x
2.5.2.1. RX PHYアダプター
2.5.2.1. RX PHYアダプター x
2.5.2.1.1. FRL
2.11. デバッグ機能 x
2.11.1. ソフトウェアのデバッグメッセージ 2.11.2. TXに接続されているシンクからのSCDC情報 2.11.3. クロック周波数の測定
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. のクロッキングおよびPLLユーザーガイド改訂履歴

2.5.1. HDMI TXのコンポーネント

HDMI TXのトップ・コンポーネントには、TXコアのトップレベル・コンポーネント、IOPLL、トランシーバーPMAリセット・コントローラー、トランシーバー・ネイティブPHY、TX PLL、TXリコンフィグレーション管理、および出力バッファーのブロックが含まれます。
図 8. HDMI TXのトップ・コンポーネント
表 10.  HDMI TXのトップ・コンポーネント
モジュール 説明
HDMI TXコア

IPは、トップレベルからビデオデータを受信し、補助データのエンコーディング、オーディオデータのエンコーディング、ビデオデータのエンコーディング、スクランブリング、TMDSのエンコーディングまたはパケット化を実行します。
IOPLL (pll_frl_tx) IOPLL (iopll_frl) は、TXコアのFRLクロックを生成します。このリファレンス・クロックは、TX FPLL出力クロックを受信します。

FRLクロック周波数 = レーンあたりのデータレート x 4 / (クロックあたりのFRL文字 x 18)
PMAダイレクトモード

ハード・トランシーバー・ブロックで、HDMI TXコアからパラレルデータを受信し、送信されるデータをシリアル化します。
出力バッファー このバッファーは、HDMI DDCのI2Cインターフェイスとリドライバー・コンポーネントの相互通信を行うインターフェイスとして機能します。
40b から 64b へのコンバーター 40 ビット入力を 64 ビット出力に変換します。
DCFIFO システムクロックとTXクロックドメイン全体でデータと信号を同期します。

セクションの内容
TX PHYアダプター

レベル 2 の表題