HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ダウンロード PDF
ID 709314
日付 12/13/2021
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド x
1.1. ディレクトリ構造 1.2. デザインの生成 1.3. デザインのシミュレーション 1.4. デザインのコンパイルとテスト
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. デザイン機能 2.2. ハードウェアおよびソフトウェア要件 2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.4. RTLパラメーターのデザイン 2.5. デザイン・コンポーネント 2.6. デザインのソフトウェア・フロー 2.7. クロックスキーム 2.8. インターフェイスの信号 2.9. ハードウェアの設定 2.10. シミュレーション・テストベンチ 2.11. デバッグ機能
2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 x
2.3.1. RX専用またはTX専用のデザインの作成
2.4. RTLパラメーターのデザイン x
2.4.1. IPパラメーター 2.4.2. HDMI Intel® FPGA IPデザイン例のパラメーター
2.5. デザイン・コンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.5.1. HDMI TXのコンポーネント x
2.5.1.1. TX PHYアダプター
2.5.1.1. TX PHYアダプター x
2.5.1.1.1. FRL
2.5.2. HDMI RXのコンポーネント x
2.5.2.1. RX PHYアダプター
2.5.2.1. RX PHYアダプター x
2.5.2.1.1. FRL
2.11. デバッグ機能 x
2.11.1. ソフトウェアのデバッグメッセージ 2.11.2. TXに接続されているシンクからのSCDC情報 2.11.3. クロック周波数の測定
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. のクロッキングおよびPLLユーザーガイド改訂履歴

2.8. インターフェイスの信号

次の表は、FRLが有効になっているHDMIデザイン例の信号を一覧にしています。
表 14.  トップレベルの信号
信号 入力/出力 幅 説明
オンボードのオシレーターの信号
core_refclk_100

Input

 1

コアのリファレンス・クロックに向けた100MHzのフリーランニング・クロック
fgt_refclk_100

Input

 1

トランシーバーのリファレンス・クロックに向けた100MHzのフリーランニング・クロック
ユーザー・プッシュ・ボタンとLED
user_pb

Input

 1

Intel® FPGA IPのデザインの機能を制御するプッシュボタン

cpu_resetn

Input

 1

グローバルリセット
user_led_g

Output

 8

緑色LEDディスプレイ

LEDの機能に関しては、ハードウェアの設定 を参照してください。

user_dipsw

Input

 1

ユーザー定義のDIPスイッチ

DIPスイッチの機能に関しては、ハードウェアの設定 を参照してください。

FMCポートBのHDMI FMCドーターカード・ピン
fmc_rx_p

Input

 4 HDMI RXのクロック、赤、緑、および青のデータチャネル
fmc_tx_p

出力

 4

HDMI TXのクロック、赤、緑、および青のデータチャネル
fmcb_la_rx_p_9

Input

 1

HDMI RX +5V電力検出
fmcb_la_rx_p_8

入出力

 1 HDMI RXホットプラグ検出
fmcb_la_rx_n_8

入出力

 1

DDCおよびSCDC向けHDMI RX I2C SDA

fmcb_la_tx_p_10

Input

 1 DDCおよびSCDC向けHDMI RX I2C SCL
fmcb_la_tx_p_12

Input

 1 HDMI TXホットプラグ検出
fmcb_la_tx_n_12

入出力

 1 DDCおよびSCDC向けHDMI I2C SDA
fmcb_la_rx_p_10

入出力

 1

DDCおよびSCDC向けHDMI I2C SCL

fmcb_la_tx_n_9

入出力

 1

リドライバーの制御に向けたHDMI I2C SDA

fmcb_la_rx_p_11

入出力

 1

リドライバーの制御に向けたHDMI I2C SCL

表 15.  HDMI RXのトップレベルの信号
信号 入力/出力 幅 説明
クロックおよびリセット信号
mgmt_clk

Input

 1

システムのクロック入力 (100 MHz)
reset

Input

 1

システムのリセット入力
rx_tmds_clk

Input

 1

HDMI RX TMDSクロック
i2c_clk

Input

 1

DDCおよびSCDCインターフェイスのクロック入力
rxphy_cdr_refclk

Input

 1

RX CDRリファレンス・クロック1のクロック入力。クロック周波数は100MHzです。
systempll_clk Input   RX PHY システム PLL クロックのクロック入力。
rx_vid_clk

Output

 1

ビデオクロック出力
sys_init

Output

 1

システムの初期化で、電源投入時にシステムをリセットします。
RXのトランシーバーとIOPLLの信号
rxpll_tmds_locked

Output

 1

TMDSクロックのIOPLLがロックされていることを示します。
rxpll_frl_locked

Output

 1

FRLクロックのIOPLLがロックされていることを示します。
rxphy_serial_data

Input

 4

RXネイティブPHYへのHDMIシリアルデータ
rxphy_ready

Output

 1

RXネイティブPHYの準備が完了していることを示します。
rxphy_cal_busy_raw 1

出力

 4

トランシーバー・アービターへのRXネイティブPHYキャリブレーションのビジー
rxphy_cal_busy_gated 1

Input

 4

トランシーバー・アービターからRXネイティブPHYへのキャリブレーション・ビジー信号
rxphy_rcfg_slave_write 1

Input

 4

RXネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーション Avalon® メモリーマップド・インターフェイス

rxphy_rcfg_slave_read 1

Input

 4
rxphy_rcfg_slave_address 1

Input

 40
rxphy_rcfg_slave_writedata 1

Input

 128
rxphy_rcfg_slave_readdata 1

Output

 128
rxphy_rcfg_slave_waitrequest 1

Output

 4
HDMI RXコアの信号
rx_vid_clk_locked

Input

 1

vid_clkが安定していることを示します。

rxcore_frl_rate

Output

 4

RXコアが動作しているFRLレートを示します。

  • 6: 12Gbps 4レーン
rxcore_frl_locked

Output

 4

各ビットは、FRLロックを達成している特定のレーンを示します。RXコアがアライメントおよびデスキューを正常に実行し、レーンのロックを達成すると、FRLはロックされます。

  • 3レーンモードの場合、レーンロックは、RXコアで680 FRL文字周期ごとに少なくとも3回、Scrambler Reset (SR) またはStart-Super-Block (SSB) を受信すると達成されます。
  • 4レーンモードの場合、レーンロックは、RXコアで510 FRL文字周期ごとに少なくとも3回、Scrambler Reset (SR) またはStart-Super-Block (SSB) を受信すると達成されます。
rxcore_frl_ffe_levels

Output

 4 RXコアのSCDC 0x31レジスタービット [7:4] のFFE_levelビットに対応します。
rxcore_frl_flt_ready

Input

 1 アサートされると、RXでリンク・トレーニング・プロセスを開始する準備ができていることを示します。アサートされると、SCDCレジスター0x40、ビット6のFLT_readyビットもまたアサートされます。
rxcore_frl_src_test_config

Input

 8 ソーステストのコンフィグレーションを指定します。値は、SCDCレジスター0x35のSCDC Test Configurationレジスターに書き込まれます。
rxcore_tbcr

Output

 1

TMDSのビットとクロックの比率を示します。SCDCレジスター0x20、ビット1のTMDS_Bit_Clock_Ratioレジスターに対応します。

  • HDMI 2.0モードで動作している場合に、このビットはアサートされます。TMDSのビットとクロックの比率が40:1であることを示します。
  • HDMI 1.4bで動作している場合、このビットはアサートされません。TMDSのビットとクロックの比率が10:1であることを示します。
  • このビットは、FRLモードでは使用されません。
rxcore_scrambler_enable

Output

 1 受信データがスクランブルされているかを示します。SCDCレジスター0x20、ビット0のScrambling_Enableフィールドに対応します。
rxcore_audio_de

Output

 1

HDMI RXコアのオーディオ・インターフェイス

詳細は、コアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_audio_data

Output

 256
rxcore_audio_info_ai

Output

 48
rxcore_audio_N

Output

 20
rxcore_audio_CTS

Output

 20
rxcore_audio_metadata

Output

 165
rxcore_audio_format

Output

 5
rxcore_aux_pkt_data

Output

 72

HDMI RXコアの補助インターフェイス

詳細は、コアのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_aux_pkt_addr

Output

 6
rxcore_aux_pkt_wr

Output

 1
rxcore_aux_data

Output

 72
rxcore_aux_sop

Output

 1
rxcore_aux_eop

Output

 1
rxcore_aux_valid

Output

 1
rxcore_aux_error

Output

 1
rxcore_gcp

Output

 6

HDMI RXコアのサイドバンド信号

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_info_avi

Output

 123
rxcore_info_vsi

Output

 61
rxcore_locked

Output

 1

HDMI RXコアのビデオポート

注: N = クロックあたりのピクセル

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_vid_data

Output

 N*48
rxcore_vid_vsync

Output

 N
rxcore_vid_hsync

Output

 N
rxcore_vid_de

Output

 N
rxcore_vid_valid

Output

 1
rxcore_vid_lock

Output

 1
rxcore_mode

Output

 1

HDMI RXコアのコントロールおよびステータスポート

注: N = クロックあたりのシンボル

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

rxcore_ctrl

Output

 N*6
rxcore_color_depth_sync

Output

 2
hdmi_5v_detect

Input

 1

HDMI RXの5V検出およびホットプラグ検出

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、シンク・インタフェースのセクションを参照してください。

hdmi_rx_hpd_n

出力

 1
rx_hpd_trigger

Input

 1
I2Cの信号
hdmi_rx_i2c_sda

入出力

 1

HDMI RXのDDCおよびSCDCインターフェイス
hdmi_rx_i2c_scl

入出力

 1
RX EDID RAMの信号
edid_ram_access

Input

 1

HDMI RX EDID RAMアクセス・インターフェイス

EDID RAMに対する書き込みまたは読み出しを行う際に、edid_ram_accessをアサートします。それ以外の場合は、この信号をLowに保つ必要があります。

edid_ram_accessをアサートすると、ホットプラグ信号がデアサートされ、EDID RAMへの書き込みまたは読み出しが可能になります。EDID RAMのアクセスが完了し、edid_ram_assessをデアサートすると、ホットプラグ信号がアサートされます。ホットプラグ信号がトグルすることで、ソースは新しいEDIDを読み出します。

edid_ram_address

Input

 8
edid_ram_write

Input

 1
edid_ram_read

Input

 1
edid_ram_readdata

Output

 8
edid_ram_writedata

Input

 8
edid_ram_waitrequest

Output

 1
表 16.  HDMI TXのトップレベルの信号
信号 入力/出力 幅 説明
クロックおよびリセット信号
mgmt_clk

Input

 1

システムのクロック入力 (100 MHz)
reset

Input

 1

システムのリセット入力
tx_tmds_clk 1

Input

 1

HDMI RX TMDSクロック
txphy_refclk

Input

 1

TX PLLリファレンス・クロック1のクロック入力。クロック周波数は100MHzです。
tx_vid_clk

Output

 1

ビデオクロック出力
tx_frl_clk

Output

 1

FRLクロック出力
sys_init

Input

 1

システムの初期化で、電源投入時にシステムをリセットします。
tx_init_done

Input

 1

TXの初期化で、TXリコンフィグレーション管理ブロックとトランシーバー・リコンフィグレーション・インターフェイスをリセットします。
systempll_clk Input 1 TX PHY システム PLL クロックのクロック入力
TXのトランシーバーとIOPLLの信号
txpll_frl_locked

Output

 1

リンク・スピード・クロックとFRLクロックのIOPLLがロックされていることを示します。
txfpll_locked

Output

 1

TX PLLがロックされていることを示します。
txphy_serial_data

Output

 4

TXネイティブPHYからのHDMIシリアルデータ
txphy_ready

Output

 1

PMAネイティブPHYの準備が完了していることを示します。
txphy_cal_busy 1

Output

 1

TXネイティブPHYのキャリブレーション・ビジー信号
txphy_cal_busy_raw 1

Output

 4

トランシーバー・アービターへのキャリブレーション・ビジー信号
txphy_cal_busy_gated 1

Input

 4

トランシーバー・アービターからPMAネイティブPHYへのキャリブレーション・ビジー信号
txphy_rcfg_busy 1

Output

 1

TX PHYのリコンフィグレーションが進行中であることを示します。
txphy_rcfg_slave_write 1

Input

 4

PMAネイティブPHYからトランシーバー・アービターへのトランシーバー・リコンフィグレーション Avalon® メモリーマップド・インターフェイス

txphy_rcfg_slave_read 1

Input

 4
txphy_rcfg_slave_address 1

Input

40
txphy_rcfg_slave_writedata 1

Input

 128
txphy_rcfg_slave_readdata 1

Output

 128
txphy_rcfg_slave_waitrequest 1

Output

 4
TXリコンフィグレーション管理
tx_tmds_freq 1

Input

 24

HDMI TX TMDSのクロック周波数値 (10ミリ秒)
tx_os 1

Output

 2
オーバーサンプリング係数
  • 0: 1倍のオーバーサンプリング
  • 1: 2倍のオーバーサンプリング
  • 2: 8倍のオーバーサンプリング
txphy_rcfg_master_write 1

Output

 1

トランシーバー・アービターへのTXリコンフィグレーション管理 Avalon® メモリーマップド・インターフェイス

txphy_rcfg_master_read 1

Output

 1
txphy_rcfg_master_address 1

Output

 12
txphy_rcfg_master_writedata 1

Output

 32
txphy_rcfg_master_readdata 1

Input

 32
txphy_rcfg_master_waitrequest 1

Input

 1
tx_reconfig_done 1 Output 1

TXリコンフィグレーション・プロセスが完了したことを示します。
HDMI TXコアの信号
tx_vid_clk_locked

Input

 1

vid_clkが安定していることを示します。

txcore_ctrl

Input

 N*6

HDMI TXコアの制御インターフェイス

注: N = クロックあたりのピクセル

詳細は、コアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_mode

Input

 1
txcore_audio_de

Input

 1

HDMI TXコアのオーディオ・インターフェイス

詳細は、コアのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_audio_mute Input 1
txcore_audio_data

Input

 256
txcore_audio_info_ai

Input

 49
txcore_audio_N

Input

 20
txcore_audio_CTS

Input

 20
txcore_audio_metadata

Input

 166
txcore_audio_format

Input

 5
txcore_aux_ready

Output

 1

HDMI TXコアの補助インターフェイス

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_aux_data

Input

 72
txcore_aux_sop

Input

 1
txcore_aux_eop

Input

 1
txcore_aux_valid

Input

 1
txcore_gcp

Input

 6

HDMI TXコアのサイドバンド信号

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_info_avi

Input

 123
txcore_info_vsi

Input

 62
txcore_i2c_master_write

Input

 1

TXコア内のI2CマスターへのTX I2Cマスター Avalon® メモリーマップド・インターフェイス

注: これらの信号は、Include I2Cパラメーターをオンにしている場合にのみ利用可能です。
txcore_i2c_master_read

Input

 1
txcore_i2c_master_address

Input

 4
txcore_i2c_master_writedata

Input

 32
txcore_i2c_master_readdata

Output

 32
txcore_vid_data

Input

 N*48

HDMI TXコアのビデオポート

注: N = クロックあたりのピクセル

詳細は、HDMI インテル FPGA IPのユーザー・ガイドで、ソース・インタフェースのセクションを参照してください。

txcore_vid_vsync

Input

 N
txcore_vid_hsync

Input

 N
txcore_vid_de

Input

 N
txcore_vid_ready Output 1
txcore_vid_overflow Output 1
txcore_vid_valid Input 1
txcore_frl_rate Input 4

SCDCレジスター・インターフェイス
txcore_frl_pattern Input 16
txcore_frl_start Input 1
txcore_scrambler_enable Input 1
txcore_tbcr Input 1
I2Cの信号
nios_tx_i2c_sda_in

Output

 1

Nios® IIプロセッサーから出力バッファーへのSCDCおよびDDC向けTX I2Cマスター・インターフェイス

注: Include I2Cパラメーターをオンにすると、これらの信号はTXコア内に配置され、このレベルでは表示されなくなります。
nios_tx_i2c_scl_in

Output

 1
nios_tx_i2c_sda_oe

Input

 1
nios_tx_i2c_scl_oe

Input

 1
nios_ti_i2c_sda_in

Output

 1

Nios® IIプロセッサーから出力バッファーへのTX I2Cマスター・インターフェイスで、Bitec HDMI 2.1 FMCドーターカードのTIリドライバーを制御します。

nios_ti_i2c_scl_in

Output

 1
nios_ti_i2c_sda_oe

Input

 1
nios_ti_i2c_scl_oe Input 1
hdmi_tx_i2c_sda

入出力

 1

出力バッファーからHDMI TXコネクターへのSCDCおよびDDCインターフェイス向けTX I2Cインターフェイス

hdmi_tx_i2c_scl

入出力

 1
hdmi_tx_ti_i2c_sda 入出力 1

出力バッファーからBitec HDMI 2.1 FMCドーターカードのTIリドライバーへのTX I2Cインターフェイス

hdmi_tx_ti_i2c_scl 入出力 1
ホットプラグ検出信号
tx_hpd_req

Output

 1 HDMI TXホットプラグ検出インターフェイス
hdmi_tx_hpd_n

Input

 1
表 17.  RX-TXリンクの信号
信号 入力/出力 幅 説明
vid_clk

Input

 1

HDMIビデオクロック
rx_vid_lock

Input

 3

HDMI RXビデオのロックステータスを示します。
rx_vid_valid

Input

 1 HDMI RXのビデオ・インターフェイス
rx_vid_de

Input

 N
rx_vid_hsync

Input

 N
rx_vid_vsync

Input

 N
rx_vid_data

Input

 N*48
rx_aux_eop

Input

 1

HDMI RXの補助インターフェイス
rx_aux_sop

Input

 1
rx_aux_valid

Input

 1
rx_aux_data

Input

 72
tx_vid_de

Output

 N

HDMI TXのビデオ・インターフェイス

注: N = クロックあたりのピクセル
tx_vid_hsync

Output

 N
tx_vid_vsync

Output

 N
tx_vid_data

Output

 N*48
tx_vid_valid

Output

 1
tx_vid_ready

Input

 1
tx_aux_eop

Output

 1

HDMI TXの補助インターフェイス
tx_aux_sop

Output

 1
tx_aux_valid

Output

 1
tx_aux_data

Output

 72
tx_aux_ready

Input

 1
表 18.   プラットフォーム・デザイナー・システムの信号
信号 入力/出力 幅 説明
cpu_clk_in_clk_clk

Input

 1

CPUクロック
cpu_rst_in_reset_reset

Input

 1

CPUリセット
edid_ram_slave_translator_avalon_anti_slave_0_address

Output

 8

EDID RAMアクセス・インターフェイス
edid_ram_slave_translator_avalon_anti_slave_0_write

Output

 1
edid_ram_slave_translator_avalon_anti_slave_0_read

Output

 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata

Input

 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata

Output

 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest

Input

 1
hdmi_i2c_master_i2c_serial_sda_in

Input

 1

DDCおよびSCDCの制御に向けた Nios® IIプロセッサーから出力バッファーへのI2Cマスター・インターフェイス

hdmi_i2c_master_i2c_serial_scl_in

Input

 1
hdmi_i2c_master_i2c_serial_sda_oe

Output

 1
hdmi_i2c_master_i2c_serial_scl_oe

Output

 1
redriver_i2c_master_i2c_serial_sda_in

Input

 1 TIリドライバー設定のコンフィグレーションに向けた Nios® IIプロセッサーから出力バッファーへのI2Cマスター・インターフェイス
redriver_i2c_master_i2c_serial_scl_in

Input

 1
redriver_i2c_master_i2c_serial_sda_oe

Output

 1
redriver_i2c_master_i2c_serial_scl_oe

Output

 1
pio_in0_external_connection_export

Input

 32

パラレル入力出力インターフェイス

  • ビット0: user_dipsw信号に接続され、EDIDパススルーモードを制御します
  • ビット1: TX HPD要求
  • ビット2: TXトランシーバー・レディー
  • ビット3: TXリコンフィグレーションの完了
  • ビット4–7: 予約済み
  • ビット8–11: RX FRLレート
  • ビット12: RX TMDSのビットとクロックの比率
  • ビット13–16: RX FRLがロックされている状態
  • ビット17–20: RX FFEのレベル
  • ビット21: RXアライメントがロックされている状態
  • ビット22: RXビデオのロック
  • ビット23: ユーザー・プッシュ・ボタン2で外部シンクからSCDCレジスターを読み出し
  • ビット24–31: 予約済み
pio_out0_external_connection_export

Output

 32

パラレル入力出力インターフェイス

  • ビット0: TX HPD肯定応答
  • ビット1: TX初期化の完了
  • ビット2–7: 予約済み
  • ビット8–11: TX FRLレート
  • ビット12–27: TX FRLリンク・トレーニング・パターン
  • ビット28: TX FRLの開始
  • ビット29–31: 予約済み
pio_out1_external_connection_export

Output

 32

パラレル入力出力インターフェイス

  • ビット0: RX EDID RAMアクセス
  • ビット1: RX FLTレディー
  • ビット2–7: 予約済み
  • ビット8–15: RX FRLソーステストのコンフィグレーション
  • ビット16–31: 予約済み
関連情報
1 信号は未使用です。
レベル 2 の表題