HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

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ID 709314
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド 2. HDMI 2.1のデザイン例 (Support FRL = 1) 3. のクロッキングおよびPLLユーザーガイド改訂履歴
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド x
1.1. ディレクトリ構造 1.2. デザインの生成 1.3. デザインのシミュレーション 1.4. デザインのコンパイルとテスト
2. HDMI 2.1のデザイン例 (Support FRL = 1) x
2.1. デザイン機能 2.2. ハードウェアおよびソフトウェア要件 2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 2.4. RTLパラメーターのデザイン 2.5. デザイン・コンポーネント 2.6. デザインのソフトウェア・フロー 2.7. クロックスキーム 2.8. インターフェイスの信号 2.9. ハードウェアの設定 2.10. シミュレーション・テストベンチ 2.11. デバッグ機能
2.3. HDMI 2.1 RX-TX Retransmitデザインのブロック図 x
2.3.1. RX専用またはTX専用のデザインの作成
2.4. RTLパラメーターのデザイン x
2.4.1. IPパラメーター 2.4.2. HDMI Intel® FPGA IPデザイン例のパラメーター
2.5. デザイン・コンポーネント x
2.5.1. HDMI TXのコンポーネント 2.5.2. HDMI RXのコンポーネント 2.5.3. トップレベルの共通ブロック
2.5.1. HDMI TXのコンポーネント x
2.5.1.1. TX PHYアダプター
2.5.1.1. TX PHYアダプター x
2.5.1.1.1. FRL
2.5.2. HDMI RXのコンポーネント x
2.5.2.1. RX PHYアダプター
2.5.2.1. RX PHYアダプター x
2.5.2.1.1. FRL
2.11. デバッグ機能 x
2.11.1. ソフトウェアのデバッグメッセージ 2.11.2. TXに接続されているシンクからのSCDC情報 2.11.3. クロック周波数の測定
1. インテル® Agilex™ F タイルデバイス用のHDMI Intel® FPGA IP のデザイン例クイック・スタート・ガイド
2. HDMI 2.1のデザイン例 (Support FRL = 1)
3. のクロッキングおよびPLLユーザーガイド改訂履歴

2.5.2. HDMI RXのコンポーネント

HDMI RXのトップ・コンポーネントには、RXコアのトップレベル・コンポーネント、オプションのI2CスレーブおよびEDID RAM、IOPLL、トランシーバーPHYリセット・コントローラー、RXネイティブPHY、およびRXリコンフィグレーション管理のブロックが含まれます。
図 11. HDMI RXのトップ・コンポーネント
表 11.  HDMI RXのトップ・コンポーネント
モジュール 説明
HDMI RXコア

IPは、トランシーバー・ネイティブPHYからシリアルデータを受信し、データのアライメント、チャネルデスキュー、TMDSのデコーディング、補助データのデコーディング、ビデオデータのデコーディング、オーディオデータのデコーディング、およびデスクランブルを実行します。
I2Cスレーブ
I2Cは、シンクのDDC (Display Data Channel) とSCDC (Status and Data Channel) に使用されるインターフェイスです。HDMIソースは、DDCを使用してE-EDID (Enhanced Extended Display Identification Data) のデータ構造を読み取ることにより、シンクの機能と特性を特定します。
  • E-EDIDの8ビットのI2Cスレーブアドレスは、0xA0と0xA1です。LSBはアクセスタイプを示します。読み出しの場合は1、書き込みの場合は0です。HPDイベントが発生すると、I2Cスレーブは、オンチップRAMから読み出すことによってE-EDIDデータに応答します。
  • I2Cスレーブ専用コントローラーもまた、HDMI 2.0および2.1の動作のSCDCをサポートします。SCDCの9ビットのI2Cスレーブアドレスは、0xA8と0xA9です。HPDイベントが発生すると、I2Cスレーブは、HDMI RXコアのSCDCインターフェイスに対する書き込みまたは読み出しトランザクションを実行します。
  • FRL (Fixed Rate Link) のリンク・トレーニング・プロセスもまた、I2Cインターフェイスを介して行われます。HPDのイベント時、またはソースが異なるFRLレートをFRL Rateレジスター (SCDCレジスター0x31のビット[3:0]) に書き込むと、リンク・トレーニング・プロセスが開始します。
    注: SCDCのこのI2Cスレーブ専用コントローラーは、HDMI 2.0またはHDMI 2.1を目的としていない場合は必要ありません。
EDID RAM

このデザインでは、RAM 1-Port IPを使用してEDIDの情報を格納します。標準の2線式 (クロックおよびデータ) シリアル・バス・プロトコル (I2Cスレーブ専用コントローラー) では、CEA-861-D準拠のE-EDIDデータ構造を転送します。このEDID RAMは、E-EDIDの情報を格納します。

  • TMDSモードでは、デザインはTXからRXへのEDIDのパススルーをサポートします。EDIDのパススルーの際は、TXが外部シンクに接続されると、 Nios® IIプロセッサーは外部シンクからEDIDを読み出し、EDID RAMに書き込みます。
  • FRLモードでは、 Nios® IIプロセッサーは、global.hスクリプトのHDMI_RX_MAX_FRL_RATEパラメーターに基づき、各リンクレートに対する事前にコンフィグレーションされているEDIDを書き込みます。
サポートされているFRLレートに対し、次のHDMI_RX_MAX_FRL_RATE入力を使用します。
  • 6: 12G 4レーン
出力バッファー このバッファーは、HDMI DDCのI2Cインターフェイスとリドライバー・コンポーネントの相互通信を行うインターフェイスとして機能します。
IOPLL

HDMI RXでは、1つの2つのIOPLLを使用します to generate the FRL clock for the RX core. This reference clock receives the CDR recovered clock。

FRLのクロック周波数 = レーンあたりのデータレート x 4 / (クロックあたりのFRL文字 x 18)
PMAダイレクトモード

外部ビデオソースからシリアルデータを受信するハード・トランシーバー・ブロックです。データをHDMI RXコアに渡す前に、シリアルデータをパラレルデータにデシリアライズします。このブロックは、FRLモードの拡張PCSで実行されます。
64b から 40b へのコンバーター 64 ビット入力を 40 ビット出力に変換します。
DCFIFO システムクロックと RX クロックドメイン全体でデータと信号を同期します。

セクションの内容
RX PHYアダプター

レベル 2 の表題