2.1.1.1. OpenCL Kernel Clock Generator

インテル® FPGA SDK for OpenCL: カスタム・プラットフォーム・ツールキット・ユーザーガイド

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ID 683085

日付 10/31/2016

バージョン 16.1

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2.1.1.1. OpenCL Kernel Clock Generator

OpenCL™Kernel Clock Generator は、OpenCL カーネルで使用するクロック出力とクロック 2 つの出力を生成する Qsys コンポーネントです。 Avalon®-MM スレーブ・インターフェイスは、PLL ( フェーズ・ロック・ループ ) の再プログラミングとカーネルクロック・ステータスの情報に有効です。

表 5. OpenCL Kernel Clock Generator コンポーネントのパラメーター設定
パラメーター	説明
REF_CLK_RATE	カーネル PLL( つまり、`pll_refclk`) をドライブするリファレンス・クロックの周波数です。
KERNEL_TARGET_CLOCK_RATE	Quartus® Prime ソフトウェアがコンパイル中に達成しようとする周波数です。デフォルト設定でこのパラメーターを保持してください。

表 6. OpenCL Kernel Clock Generator コンポーネントでの信号とポート
信号とポート。	説明
`pll_refclk`	カーネル PLL のためのリファレンス・クロックです。このクロックの周波数は、REF_CLK_RATEコンポーネント・パラメーターで指定する周波数と一致している必要があります。
`clk`	ホスト・コントロール・インターフェイスで使用されるクロックです。`clk`のクロックレートはSlow です。
`reset`	PLL とコントロール・ロジックをリセットするリセット信号です。PLL をリセットすると、カーネルクロックは一時的に無効になります。このリセット信号をシステムのパワーオンリセット信号に接続します。
`CTRL`	OpenCL ホスト・インターフェイスに接続し、OpenCL カーネルに基づく周波数を調整するために使用されるスレーブポートです。
`kernel_clk` `kernel_clk2x`	カーネルクロックと 2 倍速で動作するkernel_clk と kernel_clk の 2 つのバリアントです。`kernel_clk2x`信号は、このインターフェイスから直接エクスポートされます。`kernel_clk`は内部 Qsys 接続を有するため、クロックソース・コンポーネントを使用してエクスポートします。また、クロックソースを使用して、カーネルリセットをエクスポートすることも可能です。加えて、追加したすべての I/O を除き、`kernel_clk`とともにボード Qsys システム・インタフェースですべてのロジックをクロックします。
`kernel_pll_locked`	( オプション ) リファレンス・クロック上で PLL がロックされている場合、信号の値は 1 です。ホスト・インターフェイスは通常この信号を管理します。ただし、この信号はボード Qsys システムで使用可能になります。