JESD204C Intel® FPGA IPユーザーガイド

ID 683108
日付 10/22/2021
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ドキュメント目次

10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン IPバージョン 変更内容
2021.10.22 21.3 1.1.0
  • コントロールおよびステータスレジスターの説明を更新し、読み書き可能なレジスターは、Security Development Lifecycle (SDL) の慣行に準拠するために保護する必要があることを明確にしました。
  • rx_status4の表で、ビット[31:16]に関する情報を更新しました。
  • JESD204C Intel® FPGA IPに関する簡単な情報の表を更新して、Questaシミュレーターのサポートを追加しました。
  • JESD204C Intel® FPGA IPパラメーターの表で、Frame clock frequency multiplier (FCLK_MULP) の説明を更新しました。
2021.06.16 21.2 1.1.0
  • JESD204C Intel® FPGA IPに関する簡単な情報の表で、デザインツールのリストからNCSimのサポートを削除しました。
  • JESD204C IPクロックの表で、TX/RXデバイスクロックの説明を更新しました。
  • デバイスクロックの項で、トランシーバーおよびコアPLLのリファレンス・クロックに関する情報を追加しました。
2021.03.12 20.1 1.1.0 rx_err_link_reinit の表を更新して、ビット0の名前を syncref_lemc_err_en_reinit から sysref_lemc_err_en_reinit に修正しました。
2020.10.05 20.1 1.1.0 ローカル拡張マルチブロック・クロックの項のSYSREFのサンプリングに関する説明を修正しました。IPは、フレームクロックではなく、リンククロックを使用してSYSREFをサンプリングします。
2020.05.04 20.1 1.1.0
  • デバイスファミリーのサポートの項を追加しました。
  • パフォーマンスとリソース使用率の項で、 Intel Agilex® および インテル® Stratix® 10デバイスのさまざまなファブリックのスピードグレードでサポートされているデータレートを更新しました。
  • JESD204C Intel® FPGA IPパラメーターの項に、新しいMultilink modeパラメーターに関する情報を追加しました。
  • JESD204C Intel® FPGA IPパラメーターの項で、Frame data width multiplier (WIDTH_MULP) パラメーターに関する注記を追加しました。リストから最小のデータ幅乗数値を選択してください。他のデータ幅乗数値は使用できません。
  • Control bits (CS) パラメーターでサポートされている値の範囲を編集しました。
  • レシーバー信号の項で、マルチリンク・モード用の次の2つの新しい信号に関する情報を追加しました。
    • j204c_rx_dev_emblock_align
    • j204c_rx_alldev_emblock_align
2019.12.16 19.4 1.1.0
  • JESD204C Intel® FPGA IPの概要 JESD204C Intel® FPGA IPの機能、および機能の説明の項で、サポートされている最大データレートを28.9 Gbps ( Intel Agilex® デバイスの場合) に更新しました。
  • パフォーマンスとリソース使用率の項で、 インテル® Stratix® 10および Intel Agilex® デバイスのリソース使用率データを更新して、 インテル® Stratix® 10および Intel Agilex® デバイスでサポートされている最大データレートを28.9 Gbpsに更新しました。
  • JESD204C Intel® FPGA IPパラメーターの項で、Data Rateパラメーターの最大データレート値オプションを28.9 Gbpsに更新しました。
  • JESD204C Intel® FPGA IPパラメーターの項のFrame clock frequency multiplier (FCLK_MULP) パラメーターの説明に、フレームクロック乗数が2の場合に特定のデータレートを設定する際の注記を追加しました。
  • JESD204C Intel® FPGA IPパラメーターの項のパラメーターの説明に、高データレート用に2つのパイプライン・ステージを挿入する際の注記を追加しました。
  • Validated VariantsEnable TX pipestage (Transmitter) の表を削除しました。
2019.10.23 19.3 1.0.0
  • Intel Agilex® デバイスの高度なサポートを追加しました。
  • JESD204C Intel® FPGA IP Enable TX pipestageユーザーガイドについての項で、関連ドキュメントのリンクと頭字語、用語集、およびシンボルのリストを更新しました。
  • JESD204C Intel® FPGA IPの機能の項を、 Intel Agilex® デバイスの最大データレート情報で更新しました。
  • Intel Agilex® デバイスの情報で、パフォーマンスとリソース使用率の項を更新しました。
  • LEMCカウンターの項で、最大 SYSREF 周波数の計算を明確にするため編集しました。
2019.07.05 19.2 1.0.0 初版