1

入力

トランシーバーのリファレンス・クロック信号。

1

入力

このクロックは、RXデータレートを132で割った値に等しくなります。rxframe_clk と同じPLLから生成されます。

rxlink_clk および rxframe_clk と同じPLLから生成されます。このクロックは、rxlink_clk が rxlink_clk と rxframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

rxlink_clk と同期しています。周波数は rxlink_clk の2倍または4倍に等しくなります。rxlink_clk と同じPLLから生成されます。

1

入力

rxlink_clk および rxframe_clk と同じPLLから生成されます。このクロックは、rxframe_clk が rxlink_clk と rxframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

Avalon® メモリーマップド・インターフェイス・クロック。

1

入力

トランシーバー・リコンフィグレーション・クロック。デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

1

入力

MAC LLおよびTLのアクティブLow非同期リセット信号。

入力

PHYのアクティブLow非同期リセット信号。

入力

RX Avalon® メモリーマップド・インターフェイスのアクティブLow非同期リセット信号。

入力

トランシーバー・リコンフィグレーション用のアクティブHighリセット信号。

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

L

入力

差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。

L

入力

差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。

適切なコンパイルのために、この信号をトップレベルのピンアウトに接続する必要はありません。

L

出力

トランシーバーRX (レーンごと) の準備ができていることを示します。

L

出力

トランシーバーRX PMA (レーンごと) の準備ができていることを示します。

1

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

1

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

ceil (log2(L)) +19

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

下位19ビットでアドレスを指定し、上位ビット (log2(L)) でチャネルを指定します。L=1の場合、合計アドレスビットは常に19ビットとなります。

8

出力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

8

入力

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

j204c_reconfig_waitrequest

1

出力

待機要求信号。

デュプレックス・モードでは、TXとRXの両方が同じリコンフィグレーション・ピンを共有します。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用​​する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon® メモリーマップド・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。例えば、address = 0はスレーブレジスターの最初の4バイトを選択し、address = 4はスレーブ・レジスター・スペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_readdata[31:0] 信号を使用する必要があります。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_writedata[31:0] 信号を使用する必要があります。

32

出力

読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータです。

1

出力

この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204C Intel® FPGA IPは、この信号を0に接続して、アクセスサイクルでデータを返します。

M*S*WIDTH_MULP*N

出力

最小データ幅 = M*S*N。TLによって処理されるコンバーター・サンプルを示します。

データ形式は、ビッグ・エンディアンです。

L=1およびM*S*WIDTH_MULP*N=128の場合、最初のオクテットはビット[127:120]に、2番目のオクテットはビット[119:112]に、最後のオクテットはビット[7:0]に配置されます。

複数のレーンがインスタンス化されている場合、レーン0データは常に上位のM*S*WIDTH_MULP*Nビットのデータレーンに配置され、その後に次のレーンが続きます。レーン0の最初のオクテット位置はMSBです。

M*S*WIDTH_MULP*CS

出力

CSパラメーターの一部として挿入された制御ビット。

1

出力

アプリケーション層からのデータが有効か無効かを示します。RXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_rx_avst_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

入力

アプリケーション層の Avalon® ストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

L

出力

前のマルチブロックでCRCエラーが検出されたことを示します。

L*n

出力

rxlink_clk クロックレートでの6/18ビットのユーザーコマンド (レーンごと) を示します。データ形式は、ビッグ・エンディアンです。

複数のレーンがインスタンス化されている場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17:0]またはビット[5:0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

出力

j204c_rx_cmd_ready 信号がアサートされたときに、リンク層からのコマンドが有効か無効かを示します。

• 0 - データが無効
• 1 - データが有効

1

入力

トランスポート層またはアプリケーション層がコマンドを受け入れる準備ができていることを示します。アプリケーション層のインターフェイスは、USER_DATA フェーズのJESD204Cリンク/トランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

Lまたは1

出力

パリティーエラーが検出されたことを示します。

• シングル・レーン・モードをイネーブルした場合、幅は1です。
• シングル・レーン・モードをディスエーブルした場合、幅はLです。

1

入力

JESD204C Subclass 1実装の SYSREF 信号。

Subclass 0モードの場合、この信号を0に接続します。

1

出力

マルチブロックの開始を示します。

1

出力

拡張マルチブロックの開始を示します。

1

出力

同期ヘッダーロックを示します。

1

出力

EMBがロックされていることを示します。

出力

JESD204C IPインスタンスのすべてのレーンのEMBブロックすべてが整列していることを示します。

1

出力

JESD204C IPインスタンスのすべてのレーンが整列していることを示します。

入力

マルチリンク同期の場合、すべてのJESD204C IPインスタンスからの j204c_rx_dev_emblock_align 信号をANDゲートに入力し、ANDゲート出力をこの信号に接続します。

1

入力

マルチリンク同期の場合、すべてのJESD204C IPインスタンスからの j204c_rx_dev_lane_align 信号をANDゲートに入力し、ANDゲート出力をこの信号に接続します。

単一デバイスの場合、j204c_rx_dev_lane_align 信号をこの信号に接続し直します。

4

出力

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

リンクごとのフレームクロック周期あたりのコントロール・ワード数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

出力

LEMC周期。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

4

出力

0000: テストモードなし

00x1: デスクランブラーが無効

001x: 2ブロックのループバック・モードが有効

他の値は予約済みです。

1

出力

JESD204C Intel® FPGA IPの割り込みピン。

エラーが検出されると、割り込みがアサートされます。rx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。

入力

ビット 10の rx_2b_lben (オフセット 0x0) を介して2ブロックのループバック・モードがイネーブルになっている場合、RXギアボックス出力とマルチプレクス化され、デュプレックスのセットアップでTXコアに接続されます (同じ信号名)。

L>0の場合、このバスのLSBはレーン0にマッピングされます。MSBはレーンL-1にマッピングされます。

この信号はシンプレックス・モードでのみ存在します。IPがデュプレックスとしてコンフィグレーションされている場合、パラレル・ループバック・パスは内部でTXからRXに接続されます。

1

入力

このクロックは、RXデータレートを132で割った値に等しくなります。rxframe_clk と同じPLLから生成されます。

rxlink_clk および rxframe_clk と同じPLLから生成されます。このクロックは、rxlink_clk が rxlink_clk と rxframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

rxlink_clk と同期しています。周波数は rxlink_clk の2倍または4倍に等しくなります。rxlink_clk と同じPLLから生成されます。

1

入力

rxlink_clk および rxframe_clk と同じPLLから生成されます。このクロックは、rxframe_clk が rxlink_clk と rxframe_clk との間でCDCを処理するための位相情報として機能します。

1

入力

Avalon® メモリーマップド・インターフェイス・クロック。

1

入力

MAC LLおよびTLのアクティブLow非同期リセット信号。

入力

PHYのアクティブLow非同期リセット信号。

入力

RX Avalon® メモリーマップド・インターフェイスのアクティブLow非同期リセット信号。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用​​する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon® メモリーマップド・スレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。例えば、address = 0はスレーブレジスターの最初の4バイトを選択し、address = 4はスレーブ・レジスター・スペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_readdata[31:0] 信号を使用する必要があります。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、j204c_rx_avs_writedata[31:0] 信号を使用する必要があります。

32

出力

読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータです。

1

出力

この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204C Intel® FPGA IPは、この信号を0に接続して、アクセスサイクルでデータを返します。

M*S*WIDTH_MULP*N

出力

最小データ幅 = M*S*N。TLによって処理されるコンバーター・サンプルを示します。

データ形式は、ビッグ・エンディアンです。

L=1およびM*S*WIDTH_MULP*N=128の場合、最初のオクテットはビット[127:120]に、2番目のオクテットはビット[119:112]に、最後のオクテットはビット[7:0]に配置されます。

複数のレーンがインスタンス化されている場合、レーン0データは常に上位のM*S*WIDTH_MULP*Nビットのデータレーンに配置され、その後に次のレーンが続きます。レーン0の最初のオクテット位置はMSBです。

M*S*WIDTH_MULP*CS

出力

CSパラメーターの一部として挿入された制御ビット。

1

出力

アプリケーション層からのデータが有効か無効かを示します。RXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、j204c_rx_avst_ready 信号がアサートされる場合、すべてのサイクルでデータが常に有効であると想定します。

• 0 - データが無効
• 1 - データが有効

1

入力

アプリケーション層の Avalon® ストリーミング・シンク・インターフェイスがデータを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATA フェーズのJESD204Cトランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

L

出力

前のマルチブロックでCRCエラーが検出されたことを示します。

L*n

出力

rxlink_clk クロックレートでの6/18ビットのユーザーコマンド (レーンごと) を示します。データ形式は、ビッグ・エンディアンです。

複数のレーンがインスタンス化されている場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17:0]またはビット[5:0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

出力

j204c_rx_cmd_ready 信号がアサートされたときに、リンク層からのコマンドが有効か無効かを示します。

• 0 - データが無効
• 1 - データが有効

1

入力

トランスポート層またはアプリケーション層がコマンドを受け入れる準備ができていることを示します。アプリケーション層のインターフェイスは、USER_DATA フェーズのJESD204Cリンク/トランスポート状態でこの信号をアサートします。レディー・レイテンシーは0です。

Lまたは1

出力

パリティーエラーが検出されたことを示します。

• シングル・レーン・モードをイネーブルした場合、幅は1です。
• シングル・レーン・モードをディスエーブルした場合、幅はLです。

1

入力

JESD204C Subclass 1実装の SYSREF 信号。

Subclass 0モードの場合、この信号を0に接続します。

1

出力

マルチブロックの開始を示します。

1

出力

拡張マルチブロックの開始を示します。

1

出力

同期ヘッダーロックを示します。

1

出力

EMBがロックされていることを示します。

1

出力

このデバイスのすべてのレーンがアライメントしていることを示します。

1

入力

マルチデバイス同期の場合、すべてのデバイスから j204c_rx_dev_lane_align 信号をANDゲートに入力し、ANDゲート出力をこの信号に接続します。

単一デバイスの場合、j204c_rx_dev_lane_align 信号をこの信号に接続し直します。

4

出力

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

8

出力

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

1

出力

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

5

出力

リンクごとのフレームクロック周期あたりのコントロール・ワード数を示します。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

出力

LEMC周期。トランスポート層は、この信号をコンパイル時のパラメーターとして使用します。

4

出力

0000: テストモードなし

00x1: デスクランブラーが無効

001x: 2ブロックのループバック・モードが有効

他の値は予約済みです。

1

出力

JESD204C Intel® FPGA IPの割り込みピン。

エラーが検出されると、割り込みがアサートされます。rx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。

入力

ビット 10の rx_2b_lben (オフセット 0x0) を介して2ブロックのループバック・モードがイネーブルになっている場合、RXギアボックス出力とマルチプレクス化され、デュプレックスのセットアップでTXコアに接続されます (同じ信号名)。

L>0の場合、このバスのLSBはレーン0にマッピングされます。MSBはレーンL-1にマッピングされます。

この信号はシンプレックス・モードでのみ存在します。IPがデュプレックスとしてコンフィグレーションされている場合、パラレル・ループバック・パスは内部でTXからRXに接続されます。