JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

5.1. JESD204C TXおよびRXリセットシーケンス

JESD204Cベースコアとトランスポート層では、IPとトランシーバーのさまざまなリセットが必要です。コア内のすべてのリセットは非同期でアサートし、同期でデアサートします。

表 17.   JESD204C IPリセット
リセット信号 クロックドメイン 説明

TX/RX Link and Frame Reset

j204c_tx_rst_n

j204c_rx_rst_n

TX/RXリンククロック
  • コンフィグレーション・フェーズが完了したら、リンクとフレームのリセットをデアサートできます。
  • このリセットがデアサートされた後、JESD204C IPは動作モードになります。
TX/RXフレームクロック

TX/RX PHY Reset

j204c_tx_phy_rst_n

j204c_rx_phy_rst_n

Transceiver Native PHYクロック
  • トランシーバーは、PMAおよびPCSブロックをリセットするために、このリセットを必要とします。
  • インテルは、このリセットがアサートされたときに、リンクとフレームのリセットをアサートすることをお勧めします。

TX/RX AVS Reset

j204c_tx_avs_rst_n

j204c_rx_avs_rst_n

CSR用のTX/RX Avalon® のリセット

(j204c_tx_avs_clk/j204c_rx_avs_clk)

  • このリセットは、コントロールおよびステータスレジスター (CSR) ブロックで構成される Avalon® メモリーマップド・スレーブ・インターフェイス用です。
  • このリセットは、JESD204C IPリンクリセットおよびフレームリセットがデアサートされる前に、最初にデアサートする必要があります。
  • このリセットがデアサートされた後、コンフィグレーション・フェーズが開始されます。デフォルト以外の値が必要な場合は、CSRレジスター値をプログラムできます。
  • インテルでは、このリセットがアサートされたときに、リンクとフレームのリセットをアサートすることをお勧めします。
図 7.  JESD204C TX/RXリセットシーケンス

以下の説明は、図 7 に対応しています。

  1. シーケンスは、TX/RX AVSリセットとTX/RX PHYリセットがデアサートされると開始します。
  2. コンフィグレーション・フェーズで、ランタイムCSRパラメーターを設定できます。j204c_tx_rst_n/j204c_rx_rst_n がアサートされたままであれば、クロックサイクル数は関係ありません。
  3. j204c_tx_rst_n/j204c_rx_rst_n は、コンフィグレーション・フェーズの後、PLLがロックされてトランシーバーの準備が完了したときにのみデアサートされます。内部的に、JESD204C IPでは、j204c_tx_rst_n/j204c_rx_rst_n がそれぞれのクロックドメインに同期します。j204c_tx_rst_n/j204c_rx_rst_n は、最初のデアサート後にいつでもアサートできますが、デアサートするときはコンフィグレーション・フェーズが終了し、PLLがロックされ、トランシーバーの準備が完了していることを確認してください。
レベル 2 の表題