JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

4.3. IP Catalogとパラメーター・エディター

IP Catalogには、プロジェクトで使用できるIPコアが表示されます。これには、インテルFPGA IPやIP Catalogの検索パスに追加されている他のIPが含まれます。 IP Catalogの次の機能を使用して、IPコアの検索およびカスタマイズを行います。
  • IP CatalogをShow IP for active device familyまたはShow IP for all device familiesでフィルタリングします。プロジェクトを開いていない場合は、IP CatalogでDevice Familyを選択します。
  • SearchフィールドにIPコアの完全な名称もしくは部分的な名称を入力し、IP Catalog内を検索します。
  • IP CatalogでIPコアの名称を右クリックすると、サポートされているデバイスの詳細の表示や、IPコアのインストール・フォルダーを開いたり、IPの資料へのリンクを参照することができます。
  • Search for Partner IPをクリックし、ウェブ上でパートナーIP情報へアクセスします。

パラメーター・エディターから、IPバリエーション名、オプションのポート、および出力ファイル生成オプションを指定するよう求められます。パラメーター・エディターは、 インテル® Quartus® Prime プロ・エディションのプロジェクトにおけるIPバリエーションのトップレベルの インテル® Quartus® Prime IPファイル (.ip) または インテル® Quartus® Prime スタンダード・エディションのプロジェクトにおけるIPバリエーションのQuartus IPファイル (.qip) を生成します。

レベル 2 の表題