JESD204C Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683108
日付 10/22/2021
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

5.4. SYSREF のサンプリング

連続 SYSREF サンプリングまたは単一 SYSREF 検出のイネーブルを選択できます。

ソフトウェア・ロジックはクロッククリーナーをSPIにプログラムして、SYSREF 生成をイネーブルします。SYSREF をリサンプリングするために、ソフトウェア・ロジックは SYSREF_CTRL レジスターに書き込み、連続サンプリングまたは単一検出のいずれかをイネーブルします。両方のビットがイネーブルの場合、連続サンプリングが優先されます。

しばらくしてから、SYSREF サンプリングをディスエーブルすることができます。SYSREF サンプリングをディスエーブルすると、連続サンプリング・モードもディスエーブルになり、その後クロッククリーナーをプログラムして SYSREF 出力をディスエーブルします。

SYSREF リサンプリング・フローをコンフィグレーションするには、次の推奨事項のいずれかを検討してください。

  1. sysref_singledet、sysref_alwayson、および sysref_lemc_err_en_reinit レジスタービットを1に設定します。
    • 新しい SYSREF エッジが検出されると、JESD204C IPは sysref_singledet ビットをクリアし、リンクの再初期化を自動的に開始します。
    • すべての Avalon® ストリーミング・インターフェイス信号がデフォルト状態に戻ります。
    • LEMCブロックがリセットされ、新しく検出された SYSREF エッジが反映されます。
    • すべての Avalon® ストリーミング・インターフェイス信号が、新しいLEMCデータに基づいて再びアクティブになります。
    • LEMCエラー割り込みがイネーブルの場合、JESD204Cはエラーを処理してクリアする必要があります。
  2. sysref_singledet ビットを1に、sysref_alwayson ビットを0に設定します。
    • 新しい SYSREF エッジが検出された場合、JESD204C IPは sysref_singledet ビットをクリアしますが、リンクの再初期化を自動的に開始しません。
    • すべての Avalon® ストリーミング・インターフェイス信号はアクティブのままです。
    • LEMCブロックがリセットされ、新しく検出された SYSREF エッジが反映されます。
      • TX IPでは、LEMCが新しい SYSREF エッジにリアライメントされると、出力同期ヘッダー (SH) が調整されます。対応するRX (調整されたSHを受信する) は、SH関連のエラーの対象となる場合があります。
      • RX IPでは、入力 Avalon® ストリーミング・データは影響を受けません。これは、LEMCの変更が既にストリーミングされているデータに影響を与えないためです。ただし、リンクは確定的レイテンシーの特性を失います。確定的レイテンシーの動作を復元するには、リンクの再初期化が必要です。
    • リンクの再初期化を開始するには、sysref_singledet がクリアされた後に link_reinit ビットを1に設定する必要があります。
    • すべての Avalon® ストリーミング・インターフェイス信号がデフォルト状態に戻り、新しいLEMCデータに基づいて再アクティブ化されます。
link_reinit ビットのアサート (ユーザー指定または自動再初期化による) と sysref_singledet ビットのアサートの間の潜在的な競合状態をより適切に処理するために、IPは次の動作を強制します。
  • TXコアの場合: link_reinit ビットがアサートされると、 Avalon® ストリーミング・インターフェイスが非アクティブになります。リンクの再初期化が完了すると、sysref_singledet がデアサートされたときにのみ、 Avalon® ストリーミング・インターフェイスがアクティブになります。
  • RXコアの場合: link_reinit ビットがアサートされると、 Avalon® ストリーミング・インターフェイスが非アクティブになります。リンクの再初期化が完了すると、sysref_singledet がデアサートされ、SH (j204c_rx_sh_lock) とEMB (j204c_rx_emb_lock) がロックされた場合にのみ、 Avalon® ストリーミング・インターフェイスがアクティブになります。
レベル 2 の表題