JESD204C Intel® FPGA IPユーザーガイド

ID 683108
日付 10/22/2021
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ドキュメント目次

7. インターフェイス信号

JESD204C Intel® FPGA IPは、次のインターフェイスからの信号を使用します。

表 21.   JESD204C Intel® FPGA IPインターフェイス
インターフェイス 説明
PHYインターフェイスとの間のJESD204C MAC
  • IPを使用すると、PHYのみ、MACのみ、またはMACとPHYのコンフィグレーションを生成できます。
  • PHYのみの生成は、MACとPHY間のクリーンなインターフェイスを提供するためのものです。これらの信号は、リンクとPHYの問題のデバッグに役立ちます。
  • PHYモードでは、トランシーバー内のPLLの数が少なくなります。これは、一緒に生成されたときに送信チャネルが結合され、必要なPLLが少なくなるためです。チャネル・ボンディングにより、送信パスのレーン間のスキューも減ります。
Avalon® メモリーマップド・インターフェイス
  • IPは、メモリーマップド・システム内のJESD204C IPスレーブ・コンポーネントでの読み書きに Avalon® メモリーマップド・インターフェイスを使用します。
  • Avalon® メモリーマップド・スレーブ・インターフェイスにより、アップストリーム・デバイスは内部コントロールおよびステータスレジスターにアクセスできます。
  • Avalon® メモリー・マップド・スレーブは、Managementインターフェイスと呼ばれています。
  • Avalon® メモリーマップド・スレーブ・インターフェイスは、JESD204C LinkクロックおよびFrameクロックドメインに対する非同期ドメインとしてデザインされています。
  • Avalon® メモリーマップド・スレーブ・インターフェイスをJESD204C Linkクロックドメインへの同期ドメインとして維持できるのは、ドメインが j204_tx_avs_clk または j204_rx_avs_clk に指定された最小および最大周波数内にある場合です。
Avalon® ストリーミング・インターフェイス
  • IPは、次のタイプの Avalon® ストリーミング・インターフェイス信号を使用します。
    • Avalon® ストリーミング・データ・インターフェイス。txframe_clk および rxframe_clk ドメインで動作します。
    • Avalon® ストリーミング制御サンプル・インターフェイス。txframe_clk および rxframe_clk ドメインで動作します。
    • Avalon® ストリーミング・コマンド・インターフェイス。txlink_clk および rxlink_clk ドメインで動作します。
注: 未使用の信号は、すべて終端する必要があります。