JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

6. JESD204C Intel® FPGA IPパラメーター

表 20.   JESD204C Intel® FPGA IPパラメーター
パラメーター 値 説明
Main タブ
Device family

Intel Agilex

Intel Stratix 10 (Eタイル)

 Intel Agilex® および インテル® Stratix® 10 Eタイルデバイスをサポートします。
JESD204C wrapper
  • Base Only
  • PHY Only
  • Both Base and PHY
 JESD204Cラッパーを選択します。
  • Base Only - データリンク層とトランスポート層を生成します。
  • PHY Only - トランシーバーPHY層のみ (ハードPCS) を生成します。
  • Both Base and PHY - ベース (データリンク層とトランスポート層) とトランシーバーPHY層 (ハードPCS) の両方を生成します。
Data path
  • Simplex Receiver
  • Simplex Transmitter
  • Duplex

動作モードを選択します。この選択により、レシーバーとトランスミッターのサポートロジックがイネーブルまたはディスエーブルになります。

  • Simplex Receiver - レシーバーをインスタンス化してADCにインターフェイスします。
  • Simplex Transmitter - トランスミッターをインスタンス化してDACにインターフェイスします。
  • Duplex - ADCおよびDACの両方にインターフェイスするレシーバーとトランスミッターをインスタンス化します。

JESD204C Subclass

  • 0
  • 1

JESD204Cサブクラスモードを選択します。

  • 0 - サブクラス0を設定
  • 1 - サブクラス1を設定

Data rate

5.0-28.9 Gbps

各レーンのレーンレートを設定します。最大レートは28.9 Gbpsです。

詳細については、パフォーマンスとリソース使用率 を参照してください。

Transceiver type

 E-tile デフォルトのオプションはEタイルです。
Bonding mode
  • Bonded
  • Non-bonded
 ボンディング・モードを設定します。
  • Bonded - トランスミッター・データパスのレーン間スキューを最小限に抑えるには、このオプションを選択します。
  • Non-bonded - トランスミッター・データパスのレーン間スキュー制御をディスエーブルするには、このオプションを選択します。

PLL/CDR reference clock frequency

変数

PLLまたはCDRのトランシーバー・リファレンス・クロック周波数を設定します。選択できる周波数の範囲は、データレートによって異なります。
Enable dynamic reconfiguration

On

 このオプションは、動的なデータレートの変更をイネーブルします。
Enable Native PHY Debug Master Endpoint (NPDME) On、Off このオプションを使用すると、Transceiver Native PHY IPコアにエンベデッドのNative PHYデバッグ・マスター・エンドポイントを含めることができます。このエンドポイントは、Transceiver Native PHYのAvalon-MMスレーブ・インターフェイスに内部的に接続し、トランシーバーのリコンフィグレーション空間にアクセスできます。システムコンソールを使用し、JTAGを介して特定のテストおよびデバッグ機能を実行できます。
Enable capability registers On、Off このオプションにより、トランシーバー・チャネルのコンフィグレーションに関する高レベルの情報を提供する機能レジスターがイネーブルになります。
Set user-defined IP identifier

0-255

 機能レジスターがイネーブルの場合に識別子オフセットから読み出すことができるユーザー定義の数値識別子を設定します。
Enable control and status registers On、Off このオプションにより、エンベデッド・デバッグを介してPHYインターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターがイネーブルになります。
JESD204C Configurationsタブ

Lanes per converter device (L)

1-16

コンバーター・デバイスごとのレーン数を設定します。

Converters per device (M)

1-32

コンバーター・デバイスごとのコンバーター数を設定します。

Octets per frame (F)

1-256

フレームあたりのオクテット数は、F= M*N'*S/(8*L) から導出されます。

Converter resolution (N)

1-32

コンバーターごとの変換ビット数を設定します。

Transmitted bits per sample (N')

4-32

サンプルあたりの送信ビット数 (ニブルグループに含まれるJESD204ワードサイズ) を設定します。

注: パラメーターCFが0 (コントロール・ワードなし) に等しい場合、パラメーターN' はパラメーターNとパラメーターCS (N' ≥ N + CS) の合計以上である必要があります。それ以外の場合、パラメーターN' はパラメーターN (N'≥N) 以上である必要があります。

Samples per converter per frame (S)

1-32

フレームごとのコンバーターあたりの送信サンプル数を設定します。

Multiblocks in an extended multiblock (E)

1-32

拡張マルチブロック内のマルチブロック数を設定します。

Control bits (CS)

0-3

変換サンプルごとの制御ビット数を設定します。

Control words (CF)

0-31

リンクごとのフレームクロック周期あたりのコントロール・ワード数を設定します。

High-density user data format (HD)

0-1

データ形式を設定するには、このオプションをオンにします。このパラメーターは、サンプルをより多くのレーンに分割できるかどうかを制御します。

  • On: High Density形式
  • Off: データはレーンの境界を越えてはなりません。
Sync header configuration (SH_CONFIG)
  • CRC-12
  • Standalone command channels
 SHエンコーディング・コンフィグレーションを設定します。
  • CRC-12: 同期ワードにエラー検出情報を含めるために設定します。
  • Standalone command channel: 同期ワードに送信コマンドとステータス情報を含めるために設定します。
Frame clock frequency multiplier (FCLK_MULP)

1、2、4

フレームクロック周波数乗数を選択します。

  • 1: フレームクロックとリンククロックは、同じ周波数です。
  • 2: フレームクロック周波数は、リンククロック周波数の2倍です。
  • 4: フレームクロック周波数は、リンククロック周波数の4倍です。
注:

フレームクロック周波数乗数が2の場合、インテルは、 インテル® Stratix® 10デバイスでタイミング・クロージャーの問題が発生した場合、規定のFPGAファブリック・スピードグレードで次のデータレートを使用することをお勧めします。

  • –1 = 最大21.5 Gbps
  • -2 = 最大19.5 Gbps
  • -3 = 最大17.4 Gbps
Frame data width multiplier (WIDTH_MULP)

1、2、4、8、16

アプリケーション層とトランスポート層の間のデータ幅乗数を選択します。

注: 乗数の値は、M、N、S、およびFのコンフィグレーションに基づいて自動計算されます。リストから最小のデータ幅乗数値を選択してください。他のデータ幅乗数値は使用できません。
Enable TX data pipestage (トランスミッター)

0、1、2

タイミングを改善するために、TXデータパスのパイプライン・ステージ数を選択します。通常、値を1または2に設定すると、追加のリソースが必要になります。

  • 0: パイプライン・ステージを挿入しません。最小レイテンシーです。
  • 1: パイプライン・ステージを1つ挿入します。
  • 2: パイプライン・ステージを2つ挿入します。
注: 高データレートの場合、インテルは、タイミングを改善するために2つのパイプライン・ステージを挿入することをお勧めします。
Use MLAB DCFIFO in TX Gearbox (トランスミッター)

On、Off

TXギアボックスで使用されるFIFOのタイプを選択します。デフォルトでは、ギアボックスはM20K FIFOを使用します。MLAB FIFOを使用するには、このパラメーターをイネーブルします。
TX LEMC offset (トランスミッター)

0-255

SYSREFからのTX LEMCオフセット。デフォルトは0です。

EMB error threshold (レシーバー)

1-8

EMB FSMのロックを解除して初期化状態に戻すためのEMBエラーしきい値。デフォルトは8です。
SH error threshold (レシーバー)

1-16

 SH FSMのロックを解除して初期化状態に戻すための同期ヘッダーエラーしきい値。デフォルトは16です。
RX LEMC offset (レシーバー)

0-255

SYSREFからのRX LEMCオフセット。デフォルトは0です。

RBD offset (レシーバー)

0-511

Subclass 1の使用に対するエラスティック・バッファーのリリースポイント (LEMCへの参照)。デフォルトは0です。

1つの完全なLEMC、N数は、デスキュー・アライメントが達成されたときにエラスティック・バッファー内のデータを解放するための (LEMC – N) サイクルを意味します。
Enable RX data pipestage (レシーバー)

On、Off

オンにすると、タイミングを改善するためにRXデータパスにパイプライン・ステージが追加されます。通常、このオプションをイネーブルするには、追加のリソースが必要です。
Use MLAB DCFIFO in RX gearbox (レシーバー)

On、Off

RXギアボックスで使用されるFIFOのタイプを選択します。デフォルトでは、ギアボックスはM20K FIFOを使用します。このパラメーターをイネーブルすると、MLAB FIFOを使用して、よりよいタイミングとパフォーマンスを実現できます。
Enable ECC in M20K DCFIFO (レシーバー)

On、Off

 M20KがFIFOとして使用されている場合は、オンにしてECC機能をイネーブルします。
Lane polarity attribute
  • Optimize away
  • Writable

レーン極性属性を読み出し専用 (RO)、または読み出しと書き込み (RW) のどちらにするかを選択します。

  • Optimize away: 属性の読み出し専用をイネーブルするには、このオプションを選択します。
  • Writable: 属性の読み出しと書き込みをイネーブルするには、このオプションを選択します。

RXのみに適用されます。
Enable lane polarity detection (レシーバー)

16'h0–16'hFFFF

各レーンの極性有効ステータスを表すビットを指定します。例えば、LSBはレーン0、LSB+1はレーン1、MSB はレーン15などを表します。

この値は、指定したレーン数によって異なります。
Polarity inversion (レシーバー) 16'h0–16'hFFFF

各レーンの極性反転状態を表すビットを指定します。例えば、LSBはレーン0、LSB+1はレーン1、MSBはレーン15などを表します。

この値は、指定したレーン数によって異なります。
Single lane mode (レシーバー)

On、Off

Sync header configurationパラメーターをStandalone command channelに設定した場合にのみオンにします。

Multilink mode (レシーバー)

On、Off

複数のJESD204C RX Ipインスタンス間の同期を実装する場合は、このパラメーターをオンにします。このパラメーターをオンにすると、j204c_rx_dev_emblock_alignj204c_rx_dev_emblock_align 信号と j204c_rx_alldev_emblock_align 信号が存在することになります。

IPは、j204c_rx_dev_emblock_align 信号および j204c_rx_alldev_emblock_align 信号を、j204c_rx_dev_lane_align 信号および j204c_rx_alldev_lane_align 信号と共に使用して、マルチデバイス同期を実現します。

これらの信号の詳細については、レシーバー信号 を参照してください。

Configurations and Status Registersタブ

CSR optimization

On、Off

オンにすると、Avalon-MMインターフェイスを含むレジスターの使用が最適化されます。
注: PMA Adaptationパラメーターの詳細については、Eタイル・トランシーバーPHYユーザーガイド内、PMA Adaptaionの項を参照してください。
関連情報
レベル 2 の表題