JESD204C Intel® FPGA IPユーザーガイド

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ID 683108
日付 10/22/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGA IPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel® FPGA IPを使用したデザイン 6. JESD204C Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロールおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. インテルFPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラーとデスクランブラー
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメーター化と生成 4.7. JESD204C IPデザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel® FPGA IPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF のサンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込みコンフィグレーション 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. ボトムハーフのISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. トランスミッター信号 7.2. レシーバー信号
8. コントロールおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバーレジスター
1. JESD204C Intel FPGA IPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel® FPGA IPを使用したデザイン
6. JESD204C Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロールおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. JESD204C Intel® FPGA IPユーザーガイドの改訂履歴

2.3. インテルFPGA IPの機能

JESD204C Intel® FPGA IPは、高速ポイントツーポイントのシリアル・インターフェイスの知的財産権 (IP) です。JESD204C Intel® FPGA IPは、JESD204Cプロトコルをサポートするインテルの最新のIPです。このIPは下位互換性がなく、JESD204Bプロトコルをサポートしていません。既存のJESD204B Intel® FPGA IPを使用して、JESD204Bプロトコルをサポートできます。

表 7.   JESD204C Intel® FPGA IPに関する簡単な情報

機能

説明

プロトコル機能
  • Joint Electron Device Engineering Council (JEDEC) JESD204C規格2017
  • デバイスのサブクラス:
    • サブクラス0 - 確定的レイテンシーはありません。
    • サブクラス1 - SYSREF 信号を使用して、確定的レイテンシーををサポートします。

コア機能
  • Intel Agilex® および インテル® Stratix® 10 (Eタイル) デバイスで最大28.9 Gbpsのデータレート
  • 単一または複数のレーン (リンクあたり最大16レーン)
  • E=1～256に基づくローカル拡張マルチブロック・クロック (LEMC) カウンター
  • シリアルレーンのアライメントと監視
  • レーン同期
  • マルチデバイス同期をサポートするモジュールデザイン
  • MACとPHYのパーティショニング
  • 確定的レイテンシーのサポート
  • 64/66エンコーディング
  • スクランブリング/デスクランブリング
  • 送信データパスと受信データパス用の Avalon® ストリーミング・インターフェイス
  • コントロールおよびステータスレジスター (CSR) 用の Avalon® メモリーマップド・インターフェイス
  • シミュレーション・テストベンチの動的生成
  • 結合および非結合TX PMAモード
  • ECC M20K DCFIFOのオプションのサポート
  • 同期ヘッダーのコンフィグレーションのオプション
    • CRC-12
    • スタンドアロン・コマンド・チャネル
制限 FECサポートなし

一般的なアプリケーション
  • 無線通信機器
  • 放送機器
  • 軍事装備
  • 医療機器
  • テストおよび測定機器

デバイスファミリーのサポート
  • Intel Agilex® および インテル® Stratix® 10 (Eタイル) FPGAデバイス

デザインツール
  • デザイン作成およびコンパイル用のインテルQuartus Prime開発ソフトウェア・プロ・エディションにおけるプラットフォーム・デザイナーのパラメーター・エディター

  • タイミング解析用の インテル® Quartus® Prime開発ソフトウェアのタイミング・アナライザー

  • デザイン・シミュレーションまたは合成用の ModelSim* - Intel® FPGA Starter Edition、 Questa* シミュレーター、 VCS* / VCS* MX、および Xcelium* Parallelシミュレーター・ソフトウェア
レベル 2 の表題