インテルのみ表示可能 — GUID: hqq1602718969737
Ixiasoft
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4.1.1. クロック
名前 | 方向 | 説明 | EP/RP/BP/PIPE-D | クロック周波数 |
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coreclkout_hip | 出力 | このクロックでは、データリンク層、トランザクション層、およびアプリケーション層を駆動します。アプリケーション層の場合、周波数は指定されたデータレートとレーン数によって異なります。 | EP/RP/BP | Native Gen5: 400/425/450/475/500MHz Native Gen4: 250/275/300MHz Native Gen3: 250/275/300MHz 周波数は、IPがシングル幅モードで動作しているかダブル幅モードで動作しているかによって異なります。
注: シングル幅モードは、 インテル® Quartus® Primeの21.4リリースでは、サポートされていません。
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refclk0、refclk1 | 入力 | これらは、IPコアの入力リファレンス・クロックです。これらはフリーランニング・クロックである必要があります。安定したフリーランニング・クロックがない場合、デバイスのリコンフィグレーション時、またはCvP更新動作の実行中にエラーが発生することがあります。 これらのリファレンス・クロックは、FPGAユーザーロジックでは使用できません。Rタイルからユーザーロジックに提供されるクロックは次のクロックのみです。coreclkout_hip、slow_clk (PCIe モード)、pipe_direct_pld_tx_clk_out_o および LnX_pipe_direct_pld_rx_clk_out_o (PIPEモード) |
EP/RP/BP | 100MHz ± 100ppm
注: Gen5対応システムの場合、クロック周波数は100MHz ± 100ppmです。
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reconfig_clk | 入力 | このクロックは、PIPE Directモードで適切な速度変更動作を行うために必要です。 | PIPE-D | 100MHz (推奨) 50MHz ~ 125MHz (許容範囲) |
slow_clk | 出力 | これはサイドバンド信号のクロックです。 | EP/RP/BP | coreclkout_hip から派生した2分周または4分周クロックです。パラメーター・エディターの Slow Clock Dividerオプションを使用して、coreclkout_hip の2分周と4分周バージョンのいずれかをこのクロックに対して選択します。 |
pipe_direct_pld_tx_clk_out_o | 出力 | これは、PIPE DirectモードのTXクロックです。 | PIPE-D | 500MHz |
LnX_pipe_direct_pld_rx_clk_out_o (Xはレーン番号で、範囲は0 ~ 15です。レーンごとに1つのクロック出力があります。) |
出力 | これは、PIPE DirectモードのRXクロックです。これは、レーンごとのCDRリカバリークロックです。 | PIPE-D | クロック周波数は、レーンレート (Gen1 ~ Gen5) に依存します。
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