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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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4.3. PCI Expressモード
PCI Expressモードでは、PCI Expressコントローラー・スタックのみがアクティブです。4つのPCI Expressコア (x16、x8、x4_0、およびx4_1) は、FPGAファブリック内のアプリケーション・ロジックと Avalon® Streamingインターフェイスを介してインターフェイス接続します。このセクションの各インターフェイスがどのコアに属しているか判断するには、信号名のプリフィクスを確認します。
- p0: x16コア
- p1: x8コア
- p2: x4_0コア
- p3: x4_1コア
注: x4_0コアが使用できるデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。OPNの詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。
下に示すPCI ExpressでのRタイルのトップレベルのブロック図で示しているのは、このIPのトップレベルの信号です。図中の信号名には、適切なプリフィクス pn (ここではn = 0、1、2または3) が付けられます。これは、サポートされるトポロジー (x16、x8x8、x4x4x4x4) のどれがPCIe向けRタイル Avalon® Streaming IPにあるかに応じて異なります。
インターフェイス信号名にpnプリフィクスが付かないのは、クロックやリセットなど、すべてのコアに共通のインターフェイスだけです。
図 23. PCI ExpressモードのRタイルのトップレベルのブロック図
注:
pX: Xはポート番号です。範囲は0から3です。
stN: Nはセグメント番号です。範囲は0から3です。
セクションの内容
Avalon Streamingインターフェイス
精密時間測定インターフェイス (エンドポイントのみ)
割り込みインターフェイス
ハードIPリコンフィグレーション・インターフェイス
エラー・インターフェイス
コンプリーション・タイムアウト・インターフェイス
コンフィグレーション・インターセプト・インターフェイス
パワー・マネジメント・インターフェイス
ハードIPステータス・インターフェイス
ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
汎用VSECインターフェイス