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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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6.6.4.1. Rタイルの情報
次に示す表は、PCIe IP Parameter EditorのRタイルPCIe IPの生成時のパラメーターの設定項目をまとめたものです。これは、RタイルDebug Toolkitによって初期化時に読み出されます。IPコンフィグレーション中に選択したハードIPモード (例: Gen5 2x8) に応じて、このタブには各コア (P0コア、P1コアなど) のRタイルの情報が入ります。次の点にも注意してください。
- R-Tile informationタブの情報はすべて読み出し専用です。
- Refreshボタンを使用すると、設定の読み出しができます。
パラメーター | 値 | 説明 |
---|---|---|
Intel Vendor ID | 0x1172 | IP Parameter Editorで設定したベンダーIDを示します。 |
Device ID | x0 | これは、デバイスの一意の識別子です。ベンダーによって割り当てられます。 |
Protocol | PCIe | プロトコルを示します。 |
Port Type | Native Endpoint | ハードIPポートタイプを示します。 |
Intel IP Type | intel_rtile_pcie_ast | 使用するIPタイプを示します。 |
Advertised Speed | 8.0GT、16.0GT、32.0GT | アドバタイズされた速度を示します。これは、IP Parameter Editorで設定したものです。 |
Advertised Width | x16、x8、x4 | アドバタイズされた幅を示します。これは、IP Parameter Editorでコンフィグレーションしたものです。 |
Negotiated Speed | 2.5GT, 5.0GT, 8.0GT, 16.0GT, 32.0GT | リンク・トレーニング中にネゴシエーションした速度を示します。 |
Negotiated Width | x16, x8, x4, x2, x1 | リンク・トレーニング中にネゴシエーションしたリンク幅を示します。 |
Retimer 1 | Detected、Not Detected | Rタイルとリンクパートナーの間でリタイマーが検出されたかどうかを示します。 |
Retimer 2 | Detected、Not Detected | Rタイルとリンクパートナーの間でリタイマーが検出されたかどうかを示します。 |
Lane Reversal | True、False | リンクでレーン反転が発生するかどうかを示します。 |
Link Status | Link up、Link Down | リンク (DL) がアップしているかどうかを示します。 |
LTSSM State | ハードIPステータス・インターフェイスを参照してください。 | リンクの現在のステートを示します。 |
Tx TLP Sequence Number | 16進数値 | 送信TLPの次の送信シーケンス番号を示します。 |
Tx Ack Sequence Timeout | 16進数値 | ACK/NAK DLLPの受信によって更新されるACKシーケンス番号を示します。 |
Replay Timer Timeout | 緑、赤 | 緑: タイムアウトなし 赤: タイムアウト |
Malformed TLP Status | 緑、赤 | 緑: 不正な形式のTLPなし 赤: 不正な形式のTLPが検出されました |
First Malformed TLP Error Pointer |
|
|
PIPE PhyStatus | 1、0 | PMAとPCSのリセットモードを示します。 1: PMAとPCSはリセット解除されています。 0: PMAとPCSはリセットされています。 |