インテルのみ表示可能 — GUID: wyx1602719740792
Ixiasoft
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4.1.2. リセット
信号名 | 方向 | 説明 | EP/RP/BP/PIPE-D | 非同期/同期 |
---|---|---|---|---|
pin_perst_n | 入力 | ボードからのリセット信号です。このピンは、FPGAユーザーロジックでは使用できません。ユーザーロジックまたはインテルSignal Tapツールで PERST# 信号を使用する場合は、pin_perst_n_o 信号を使用する必要があります 。 デバイスの劣化の可能性を防ぐため、FPGAがユーザーモードにあり、PCI Express向け Rタイル Avalon® StreamingインテルFPGA IPに電源が供給されている場合、pin_perst_n 信号がアクティブに保持されないようにします。PCI Express向けRタイル Avalon® StreamingインテルFPGA IPの使用を計画していても、デザインサイクルの初期段階では使用していない場合は、IPをBTIモードでコンフィグレーションしてください。それには、次のqsf割り当てを使用します。 set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON |
EP/RP/BP | 非同期 |
pin_perst_n_o | 出力 | FPGAファブリックに対するこの出力信号は、PERST# がアサートされているかどうかを示します。 | EP/RP/BP | 非同期 |
ninit_done | 入力 | このアクティブLow信号の「1」は、FPGAデバイスがまだ完全にコンフィグレーションされていないことを示します。「0」は、デバイスがコンフィグレーションされて通常の動作モードになっていることを示します。 Reset Release IPをインスタンス化し、そのIPの出力を ninit_done に接続する必要があります。 |
EP/RP/BP | 非同期 |
pX_reset_status_n_o | 出力 | このアクティブLow信号は、pin_perst_n がデアサートされ、PCIeハード IP がリセット解除されるまで、Lowに保持されます。この信号は、coreclkout_hip に同期しています。 ポート分岐を使用する場合、このような信号が、各 Avalon® Streaming インターフェイスに1つあります。異なるインターフェイスの信号は、プリフィクスp<n> によって区別されます。 FPGAコアのユーザーロジックとIP間のトラフィックは、pX_reset_status_n_o がHighにアサートされた場合に開始できます。 |
EP/RP/BP | coreclkout_hip に同期しています。 |
pX_slow_reset_status_n_o | 出力 | これは、slow_clk ドメインの pX_reset_status_n_o と同等の信号です。 | EP/RP/BP | slow_clk に同期しています。 |
pX_cold_perst_n_i | 入力 | イネーブルすると、これらのアクティブLow信号は、個々のPCIeコントローラーに対してコールドリセットを個別にトリガーします。 これらの入力を使用しない場合は、1に接続する必要があります。 |
EP/RP/BP | coreclkout_hip に同期しています。 |
pX_warm_perst_n_i | 入力 | イネーブルすると、これらのアクティブLow信号は、個々のPCIeコントローラーに対してウォームリセットを独立してトリガーします。 これらの入力を使用しない場合は、1に接続する必要があります。 |
EP/RP/BP | coreclkout_hip に同期しています。 |
pX_ip_rst_n_o | 出力 | これらのアクティブLow出力信号は、アプリケーション・ロジックに公開され、個々のPCIeコントローラーに対してリセットをトリガーするハード・リセット・コントローラーのステータスを示します。 | EP/RP/BP | coreclkout_hip に同期しています。 |
LnX_pipe_direct_reset_status_n (X = 0 - 15) | 出力 | このレーンごとのアクティブLow信号は、PHY RXパスがリセット解除されるまでLowに保持されます。また、デアサートされると、RXデータ転送が開始されたことをアプリケーション・ロジックに示します。 | PIPE-D | pipe_direct_pld_tx_clk_out_o に同期しています。 |
LnX_pipe_direct_pld_pcs_rst_n_i (X = 0 - 15) | 入力 | これは、レーンごとのPHYチャネルのリセット信号です。ソフトIPコントローラーでは、レーンごとの nX_pipe_direct_tx_transfer_en_o 信号がアサートされた後に、この信号をリリースする必要があります。PIPE Directのリセットシーケンス に示すリセットシーケンスに従います。 | PIPE-D | 非同期 |