PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

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ID 683501
日付 10/07/2022
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ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント

TLPプリフィクス、ヘッダー、およびデータの送受信は、 Avalon® Streaming TXおよびRXインターフェイスで行われます。4つの Avalon® Streaming TX/RXインターフェイスがあり、4つのPCIeコアに対応しています。これらのインターフェイスの信号名に付けられるプリフィクスは、x16コアの場合は「p0」、x8コアの場合は「p1」、x4_0コアの場合は「p2」、x4_1コアの場合は「p3」 です。

これらの各インターフェイスには、最大4つのセグメントを含めることができます。このセグメントの信号名の表記は、*_st0_*、*_st1_*、*_st2_*、*_st3_* で表記されます。

パケットの開始 (SOP) シンボルは、パケットの開始を画定します。TLPは、データの有無にかかわらず、End of Packet (EOP) シンボルで終了します。EOP は、st0、st1、st2、またはst3セグメントで発生する場合、data valid = 1の最後のデータが対応するデータバス上にあることを意味します。

TLPは、データがない場合は、ヘッダー有効インジケーターによって修飾され、データがある場合は、データ有効インジケータによって修飾されます。TLPプリフィクスを修飾するためのプリフィクス有効インジケーターもあります。

Pタイルとの下位互換性のためにグローバル有効信号が必要な場合、データ有効との論理和を取ったヘッダーにより、グローバル有効インジケーターが提供されます。

この定義の目的は、パイプライン化されたヘッダー/プリフィクスとデータの転送をイネーブルして、帯域幅の目標値を達成することです。例えば、あるTLPのデータを転送している間に、次のTLPのヘッダーとプリフィクスを転送することができます。

図 24. 汎用TLPフォーマット

Avalon® ストリーミング・ヘッダーおよびTLPプリフィクス・ バス・パケット・フォーマットは、メモリー、コンフィグレーション、およびメッセージTLPのPCIe仕様で定義されているTLPパケット・フォーマットに従います。詳細については、TLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがディスエーブルの場合) およびTLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがイネーブルの場合) を参照してください。

RタイルのParameter EditorにあるPCIe Header format (PCIe Avalon® Settingsタブ内) というラベルが付いているチェックボックスを使用して、ヘッダーがビッグ・エンディアン形式とリトル・エンディアン形式のどちらに従うかを指定できます。このチェックボックスがイネーブルされていない場合は、ヘッダーはリトル・エンディアン形式に従います (TLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがディスエーブルの場合) を参照してください。(この図で示しているプリフィクス、ヘッダー、およびデータは、インターフェイス全体ではなく、 Avalon® Streamingインターフェイスの1つのセグメントに対するものであることに注意してください)。

図 25. TLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがディスエーブルの場合)

PCIe Header format チェックボックスがイネーブルされている場合、ヘッダーはビッグ・エンディアン形式に従います (TLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがイネーブルの場合)) を参照してくだい。

図 26. TLPプリフィクス、ヘッダー、およびデータ (PCIe Header Formatチェックボックスがイネーブルの場合)
表 50.  IPからFPGAファブリックへのインターフェイスの概要
コンフィグレーション リンクレート 幅モード ヘッダー データ アプリケーション・クロック周波数 (MHz)
1x16 Gen5 ダブル幅

st3_hdr[127:0]

st2_hdr[127:0]

st1_hdr[127:0]

st0_hdr[127:0]

st3_data[255:0]

st2_data[255:0]

st1_data[255:0]

st0_data[255:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen4 ダブル幅

st3_hdr[127:0]

st2_hdr[127:0]

st1_hdr[127:0]

st0_hdr[127:0]

st3_data[255:0]

st2_data[255:0]

st1_data[255:0]

st0_data[255:0]

250MHz

275MHz

300MHz
シングル幅 7

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[255:0]

st0_data[255:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen3 ダブル幅

st3_hdr[127:0]

st2_hdr[127:0]

st1_hdr[127:0]

st0_hdr[127:0]

st3_data[255:0]

st2_data[255:0]

st1_data[255:0]

st0_data[255:0]

250MHz

275MHz

300MHz
シングル幅 7

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[255:0]

st0_data[255:0]

400MHz

425MHz

450MHz

475MHz

500MHz
2x8 Gen5 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[255:0]

st0_data[255:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen4 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[255:0]

st0_data[255:0]

250MHz

275MHz

300MHz
シングル幅 7 st0_hdr[127:0] st0_data[255:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen3 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[255:0]

st0_data[255:0]

250MHz

275MHz

300MHz
シングル幅 7 st0_hdr[127:0] st0_data[255:0]

250MHz

275MHz

300MHz
4x4 Gen5 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[127:0]

st0_data[127:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen4 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[127:0]

st0_data[127:0]

400MHz

425MHz

450MHz

475MHz

500MHz
シングル幅 7 st0_hdr[127:0] st0_data[127:0]

400MHz

425MHz

450MHz

475MHz

500MHz
Gen3 ダブル幅

st1_hdr[127:0]

st0_hdr[127:0]

st1_data[127:0]

st0_data[127:0]

250MHz

275MHz

300MHz
シングル幅 7 st0_hdr[127:0] st0_data[127:0]

250MHz

275MHz

300MHz
注:
  • Configuration Mode 0 (1x16) の場合、TLPのSOPが発生するのは、セグメント0 (st0) またはセグメント2 (st2) のみです (つまり、所定のTLPはセグメント1またはセグメント3では開始できません)。
  • ダブル幅モードのConfiguration Mode 0 (1x16) の場合、セグメント2 (st2_hdr) のヘッダーが許可されるのは、セグメント0 とセグメント1も使用している場合のみです (つまり、st0_hdr、st1_hdrおよびst0_data、st1_dataも使用している場合です)。
  • シングル幅モードのConfiguration Mode 0 (1x16) では、クロックサイクルごとに 1つのセグメント (つまり、st0_hdr/st0_dataまたは st1_hdr/st1_data) しか使用できません。さらに、セグメント1を使用している場合、st0_dataは前のTLPで使用する必要があります。
7 シングル幅が使用できるデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。OPNの詳細については、 インテル® Agilex™ FPGA ＆ SoCデバイスの概要を参照してください。
レベル 2 の表題