インテルのみ表示可能 — GUID: khq1614036534506
Ixiasoft
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3.2.1.2. 実装
VFコンフィグレーション・スペースはRタイルロジックに実装されます。FPGAファブリック・リソースは不要です。
VF PCIe情報へのアクセス:
RタイルとFPGAファブリック間のピン数が限られているため、VFのPCIeコンフィグレーション・スペースは、ユーザー・アプリケーションでは直接使用できません。
- コンフィグレーション・インターセプト・インターフェイスを使用して、特定のVFレジスターを監視します (詳細については、コンフィグレーション・インターセプト・インターフェイス のセクションを参照してください)。
- ハードIPリコンフィグレーション・インターフェイスを使用して、特定のVFレジスターを読み書きします (詳細については、ハードIPリコンフィグレーション・インターフェイス のセクションを参照してください)。
VF PCIe情報へのアクセス:
VF IDは、Rタイル内で計算されます。ユーザー・アプリケーションの pX_rx_st_vfnum_o[10:0] および pX_rx_st_vfactive_o サイドバンド信号にはTLPが備えられており、それによりPF内の関連付けられているVFを識別します。
BDFの割り当て
SR-IOVをイネーブルすると、ARI機能は常にイネーブルされます。
PCIe向けRタイルIPでは、コンプリーター/リクエスターIDを送信側で自動計算します。
ユーザー・アプリケーションは、次に示すように、VFおよびPF情報をヘッダーで提供する必要があります。
- pX_tx_st_hdr_sn_i[127]: 0に設定する必要があります
- pX_tx_st_hdr_sn_i[83]: pX_tx_st_vfactive_i
- pX_tx_st_hdr_sn_i[82:80]: pX_tx_st_pfnum_i[2:0]
- pX_tx_st_hdr_sn_i[95:84]: pX_tx_st_vfnum_i[10:0]
次の例では、PF1のVF3によってリクエストを送受信しています。
Receive TLPの場合:
pX_rx_st_pfnum_o = 1h (PF1に関連付けられたVFがリクエストを行っていることを示します。)
pX_rx_st_vfnum_o = 3h、pX_rx_st_vfactive_o = 1 (PF1のVF3がアクティブなVFであることを示します。)
- pX_tx_st_hdr_sn_i[83] = 1h
- pX_tx_st_hdr_sn_i[82:80] = 1h
- pX_tx_st_hdr_sn_i[95:84] = 3h