インテル® Stratix® 10 SEU (Single Event Upset) 緩和 ユーザーガイド

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ID 683602
日付 10/10/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SEU緩和の概要 2. インテル® Stratix 10® CRAM用の緩和手法 3. インテル® Stratix® 10 SEU緩和実装ガイド 4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 5. インテル® Stratix® 10 Fault Injection Debugger参照事項 6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ 7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴
1. インテル® Stratix® 10 SEU緩和の概要 x
1.1. インテル® Stratix 10® デバイスでのSEUの緩和 1.2. コンフィグレーションRAM 1.3. メモリーブロックの誤り訂正コードのサポート 1.4. トリプル・モジュール・リダンダンシー 1.5. 故障率
2. インテル® Stratix 10® CRAM用の緩和手法 x
2.1. CRAMエラー検出と訂正 2.2. 内部スクラビングとプライオリティー・スクラビング 2.3. SEUセンシティビティー・プロセッシング 2.4. デザイン階層のセンシティビティーの指定 2.5. 機能不調に対するシステムのレスポンスの評価
2.1. CRAMエラー検出と訂正 x
2.1.1. エラー・メッセージ・キュー 2.1.2. SEU_ERRORピンの動作
2.2. 内部スクラビングとプライオリティー・スクラビング x
2.2.1. 内部スクラビング 2.2.2. プライオリティー・スクラビング
2.3. SEUセンシティビティー・プロセッシング x
2.3.1. Advanced SEU Detection IPコア
2.3.1. Advanced SEU Detection IPコア x
2.3.1.1. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.3. SMHのルックアップ
2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング x
2.3.1.2.1. オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
2.3.1.3. SMHのルックアップ x
2.3.1.3.1. SMHリビジョン4ファイル・フォーマット
2.4. デザイン階層のセンシティビティーの指定 x
2.4.1. 階層タグ付け
2.5. 機能不調に対するシステムのレスポンスの評価 x
2.5.1. インテル® Quartus® Prime のFault Injection Debugger
3. インテル® Stratix® 10 SEU緩和実装ガイド x
3.1. SEU_ERRORピンの設定 3.2. インテル® Quartus® Prime SEUソフトウェアの設定 3.3. プライオリティー・スクラビングの有効化 3.4. 階層タグ付けの実行 3.5. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 3.6. センシティビティー・マップ・ヘッダーのルックアップの実行 3.7. Fault Injection Debuggerの使用
3.7. Fault Injection Debuggerの使用 x
3.7.1. デバイスとFault Injection Debuggerのコンフィグレーション 3.7.2. フォールト・インジェクションの領域制約 3.7.3. エラーの挿入
3.7.3. エラーの挿入 x
3.7.3.1. ランダムな位置へのエラー挿入 3.7.3.2. 特定の位置へのエラー挿入
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 x
4.1. Advanced SEU Detection IPコアのパラメーター設定 4.2. Advanced SEU Detection IPコアのポート
5. インテル® Stratix® 10 Fault Injection Debugger参照事項 x
5.1. Fault Injection Debuggerインターフェイス・パラメーター 5.2. Fault Injection Debuggerのコマンドライン・インターフェイス
1. インテル® Stratix® 10 SEU緩和の概要
2. インテル® Stratix 10® CRAM用の緩和手法
3. インテル® Stratix® 10 SEU緩和実装ガイド
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項
5. インテル® Stratix® 10 Fault Injection Debugger参照事項
6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ
7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴

1.5. 故障率

Soft Error Rate (SER) またはSEUの信頼性は、Failure in Time (FIT) で表されます。1FITユニットは、操作10億時間あたり1つのソフトエラーの発生です。

  • たとえば、5,000個のFITがあるデザインでは、10億時間（または8,333.33年）で平均5,000のSEUイベントが発生します。SEUイベントは統計的に独立しているため、FITは加法的です。1つのFPGAに5,000個のFITがある場合、10個のFPGAには50,000個のFIT（または8,333年間で50Kの障害）があります。

もう1つの信頼性測定法は、平均故障時間 (MTTF) です。これは、FITまたは1/FITの逆数です。

  • 標準故障単位で5,000のFIT / 10億時間の場合、MTTFは、

    1 /(5,000/1Bh) = 10億/5,000 = 200,000時間 = 22.83年です。

    1 /(5,000/1Bh) =1 billion/5,000 = 200,000 hours = 22.83

SEUイベントはポアソン分布に従います。平均故障間時間 (MTBF) の累積分布関数 (CDF) は指数分布です。故障率計算の詳細については、 Intel FPGA Reliability Reportを参照してください。

中性子SEUの発生率は、高度、緯度、およびその他の環境要因により異なります。 インテル® Quartus® Prime開発ソフトウェアで提供しているSEU FITレポートは、ニューヨーク州マンハッタンの海抜でのコンパイルに基づいています。JESD 89A仕様でテスト・パラメーターを定義しています。

ヒント: このデータを他の場所や高度に変換するには、www.seutest.comの計算機などを使用します。さらに、プロジェクト内のSEU率を調整するために、相対中性子束（www.seutest.comで計算）をプロジェクトの .qsf ファイルに含めてください。
レベル 2 の表題