インテル® Stratix® 10 SEU (Single Event Upset) 緩和 ユーザーガイド

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ID 683602
日付 10/10/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix® 10 SEU緩和の概要 2. インテル® Stratix 10® CRAM用の緩和手法 3. インテル® Stratix® 10 SEU緩和実装ガイド 4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 5. インテル® Stratix® 10 Fault Injection Debugger参照事項 6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ 7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴
1. インテル® Stratix® 10 SEU緩和の概要 x
1.1. インテル® Stratix 10® デバイスでのSEUの緩和 1.2. コンフィグレーションRAM 1.3. メモリーブロックの誤り訂正コードのサポート 1.4. トリプル・モジュール・リダンダンシー 1.5. 故障率
2. インテル® Stratix 10® CRAM用の緩和手法 x
2.1. CRAMエラー検出と訂正 2.2. 内部スクラビングとプライオリティー・スクラビング 2.3. SEUセンシティビティー・プロセッシング 2.4. デザイン階層のセンシティビティーの指定 2.5. 機能不調に対するシステムのレスポンスの評価
2.1. CRAMエラー検出と訂正 x
2.1.1. エラー・メッセージ・キュー 2.1.2. SEU_ERRORピンの動作
2.2. 内部スクラビングとプライオリティー・スクラビング x
2.2.1. 内部スクラビング 2.2.2. プライオリティー・スクラビング
2.3. SEUセンシティビティー・プロセッシング x
2.3.1. Advanced SEU Detection IPコア
2.3.1. Advanced SEU Detection IPコア x
2.3.1.1. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング 2.3.1.3. SMHのルックアップ
2.3.1.2. オンチップ・ルックアップ・センシティビティー・プロセッシング x
2.3.1.2.1. オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー
2.3.1.3. SMHのルックアップ x
2.3.1.3.1. SMHリビジョン4ファイル・フォーマット
2.4. デザイン階層のセンシティビティーの指定 x
2.4.1. 階層タグ付け
2.5. 機能不調に対するシステムのレスポンスの評価 x
2.5.1. インテル® Quartus® Prime のFault Injection Debugger
3. インテル® Stratix® 10 SEU緩和実装ガイド x
3.1. SEU_ERRORピンの設定 3.2. インテル® Quartus® Prime SEUソフトウェアの設定 3.3. プライオリティー・スクラビングの有効化 3.4. 階層タグ付けの実行 3.5. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 3.6. センシティビティー・マップ・ヘッダーのルックアップの実行 3.7. Fault Injection Debuggerの使用
3.7. Fault Injection Debuggerの使用 x
3.7.1. デバイスとFault Injection Debuggerのコンフィグレーション 3.7.2. フォールト・インジェクションの領域制約 3.7.3. エラーの挿入
3.7.3. エラーの挿入 x
3.7.3.1. ランダムな位置へのエラー挿入 3.7.3.2. 特定の位置へのエラー挿入
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項 x
4.1. Advanced SEU Detection IPコアのパラメーター設定 4.2. Advanced SEU Detection IPコアのポート
5. インテル® Stratix® 10 Fault Injection Debugger参照事項 x
5.1. Fault Injection Debuggerインターフェイス・パラメーター 5.2. Fault Injection Debuggerのコマンドライン・インターフェイス
1. インテル® Stratix® 10 SEU緩和の概要
2. インテル® Stratix 10® CRAM用の緩和手法
3. インテル® Stratix® 10 SEU緩和実装ガイド
4. Advanced SEU Detection Intel® Stratix® 10 FPGA IP参照事項
5. インテル® Stratix® 10 Fault Injection Debugger参照事項
6. インテル® Stratix® 10 SEU緩和 ユーザーガイド・アーカイブ
7. インテル® Stratix 10® SEU緩和 ユーザーガイドの改訂履歴

2.3.1.3.1. SMHリビジョン4ファイル・フォーマット

表 4.   インテル® Stratix 10® デバイスのSMHリビジョン4ファイル・フォーマット
ブロック サブブロック 32ビットワード ビット 詳細
センシティビティー・マップ・ヘッダー — 0 [31:0] SMHフォーマットとそのバージョンの識別ワード 0xXE445341 。
1 [31:8] 予約済み
[7:0] ASD領域のビットマスクサイズ。ASD領域のビットマスクサイズは、デザイン内の最大ASD領域IDに対する2の上限電力です。1、2、4、8、16、または32にすることができます。
2 [31:0] Sector Informationブロックのアドレス。
Sector Informationブロック セクター0情報 0 [31:0] セクター0エンコード方式のアドレス。
1 [31:0] エンコードされたセクター0センシビリティー・データのアドレス。
2 [23:8] セクター0で使用されるASD領域のビットマスク数（つまり、SMHタグ数）。値0は、セクター内にセンシビリティー・ビットがないことを示します。
[7:0] セクター0 SMHタグサイズはビット単位です。1、2、4、8にすることができます。
… … … …
セクターN情報 N*3 .. N*3+2 … …
セクターエンコード化ブロック セクターエンコード化0 0 [31:16] 識別ワード 0xEEEE
[15:0] 単一フレームエンコード化（つまり、ビット->タグ・インデックス）のサイズをバイト単位でマッピングします。
1 [31:0] フレーム情報のアドレス (FADD)
2 [31:0] フレーム情報のアドレス (EADD)
FADD [31:20] フレーム0のエンコード化マップのインデックス
[19:0] センシティビティー・データは、フレーム0のセクター・センシティビティー・データにオフセットされます。
… … …
FAAD+K [31:20] 最後のフレームのエンコード化マップのインデックス
[19:0] センシティビティー・データは、最後のフレームのセクター・センシティビティー・データにオフセットされます。
EADD  

フレームエンコード化マップ0。16ビット「ビット・グループ・センシティビティー・タグ・インデックス」へのフレーム内の「ビット位置」のフレーム・センシティビティー・データへのマッピングが含まれています。

感度データは必要ないので、フレーム内のすべてのファントムビットに対して、ビット・グループ・センシティビティー・インデックス」は0xFFFFに設定されます。
… … …
… … … …
セクターエンコード化M ...
セクター・センシティビティー・データ セクター0データ 0 [31:16] セクターデータ識別ワード (0xDDDD)
[15:0] 予約済み
1..L  

セクター領域マップ：

L = ('ASD region bitmask size' * 'number of ASD region masks for sector'+31)/32
L+1  

エンコードされたフレームのセンシティビティー・データ。各フレームのデータは次の場所にあります。

offset = L+1+frame sensitivity data offset * sector SMH tag size
… … … …
セクターNデータ …
レベル 2 の表題