AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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ID 683092
日付 4/03/2019
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ドキュメント目次
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AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
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MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

レシーバとしてのFPGA：シミュレーション結果

Cyclone® IV、 Cyclone® V、および インテル® MAX® 10デバイスに向けてシミュレーションされた波形図は、推奨設定に基づいています。FPGA I/O ピンで使用されるI/O 規格は、通常の条件下でのMIPI D-PHY TXデバイスから伝送される以下の電圧レベルに準拠しています。

  • High-Speed信号—出力差動（VOD）およびコモン・モード（VOCM）電圧レベル
  • Low-Powerシングル・エンド信号—出力電圧High（VOH）および出力電圧Low（VOL）信号

セクションの内容
FPGA As Receiver: Simulation Results Using Cyclone IV and インテル Cyclone 10 LP Devices
レシーバとしてのFPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果
レシーバとしてのFPGA： インテル MAX 10デバイスを使用した場合のシミュレーション結果

レベル 2 の表題