AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

ダウンロード PDF
ID 683092
日付 4/03/2019
Public
ドキュメント目次
ドキュメント目次 x
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション x
MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

MIPI D-PHY実装に向けたI/O規格

表 1.  MIPI D-PHY実装に向けたI/O規格このテーブルは、High-SpeedあるいはLow-Power RX/TXモードでMIPI D-PHYを実装する際に、FPGA I/OバッファでサポートされるI/O規格をリストしています。推奨のI/O規格は、FPGAデバイスによっては1つのI/Oバンク内で共存可能であるという点を考慮し選択しています。
  • High-Speed
  • Low-Power
  • High-SpeedおよびLow-Power
デバイス FPGA I/O Bufferモード Signalingモード I/O規格 I/O電源電圧（V）
入力 出力
Cyclone® IV , Cyclone® V, インテル® Cyclone® 10 LP, インテル® MAX® 10 RX High-speed LVDS 1 2.5 2 —
Low-power HSTL-12 1、1.2 V LVCMOS 2.5 2、1.2 —
TX High-speed 差動HSTL-18 3 — 1.8
Low-power 1.8 V LVCMOS 3、2.5 V LVCMOS — 1.8、2.5
1 LVDSは、 Cyclone® Vデバイスで入力バッファとしてFPGAがコンフィギュレーションされている場合、HSTL-12と同じI/Oバンク内で共存が可能です。
2 LVDSおよびHSTL-12 I/O規格の入力バッファは、 Cyclone® VデバイスのVCCPDによって電源供給されます。
3 HSTL-18は、 Cyclone® IV GX、 インテル® Cyclone® 10 LP、および インテル® MAX® 10デバイスで出力バッファーとしてFPGAがコンフィグレーションされている場合、1.8 V LVCMOSと同じI/O バンク内で共存が可能です。
レベル 2 の表題