AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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ID 683092
日付 4/03/2019
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ドキュメント目次
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AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
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MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

トランスミッタに向けたMIPI D-PHYの仕様

表 4.  High-Speed MIPI D-PHYトランスミッタDCの仕様このテーブルは、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタHigh-Speed信号DCの仕様を示しています。
パラメータ 説明 Min Typical Max 単位
VCMTX High-Speedトランスミット・スタティック・コモンモード電圧 4 150 200 250 mV
|ΔVCMTX(1,0)| VCMTXは、出力がDifferential-1またはDifferential-0であると不一致となります。 5 — — 5 mV
|VOD| High-Speedトランスミット差動電圧4 140 200 270 mV
|ΔVOD| VODは、出力がDifferential-1あるいはDifferential-0である場合、不一致となります。5 — — 10 mV
VOHHS High-Speed出力High電圧4 — — 360 mV
ZOS シングル・エンド出力インピーダンス 40 50 62.5 Ω
ΔZOS シングル・エンド出力インピーダンスの不一致 — — 10 %
表 5.  Low-Power MIPI D-PHYトランスミッタDCの仕様この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタLow-Power信号DCの仕様を示しています。
パラメータ 説明 Min Typical Max 単位
VOH Thevenin出力Highレベル 1.1 1.2 1.3 V
VOL Thevenin出力Lowレベル –50 — 50 mV
4 ZID範囲内でロード・インピーダンスをドライブする場合に適用されます。
5 放射を最低限に抑えシグナル・インテグリティを最適化するには、ΔVODとΔVCMTX(1,0)を最小にすることを推奨します。
レベル 2 の表題