AN 754:インテル®の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

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ID 683092
日付 4/03/2019
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ドキュメント目次
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AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション
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MIPI D-PHYとは MIPI動作の概略 機能の説明：FPGA受信インタフェースとFPGA送信インタフェース MIPI D-PHY実装に向けたI/O規格 MIPI D-PHYの仕様 FPGA I/O規格の仕様 IBISシミュレーション PCBデザイン・ガイドライン まとめ AN 754のドキュメント改訂履歴：Intel®低コストFPGAのパッシブ抵抗ネットワークを備えたMIPID-PHYソリューション
MIPI D-PHYの仕様 x
レシーバに向けたMIPI D-PHYの仕様 トランスミッタに向けたMIPI D-PHYの仕様
FPGA I/O規格の仕様 x
MIPIレシーバに向けたFPGA I/O規格の仕様 MIPIトランスミッターに向けたFPGA I/O規格の仕様
IBISシミュレーション x
レシーバとしてのFPGA：HS-RXおよびLP-RXモードのシミュレーション レシーバとしてのFPGA：シミュレーション結果 トランスミッタとしてのFPGA：HS-TXおよびLP-TXモードのシミュレーション トランスミッタとしてのFPGA：シミュレーション結果
レシーバとしてのFPGA：シミュレーション結果 x
FPGA As Receiver: Simulation Results Using Cyclone® IV and インテル® Cyclone® 10 LP Devices レシーバとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 レシーバとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
トランスミッタとしてのFPGA：シミュレーション結果 x
トランスミッターとしてのFPGA： Cyclone® IVおよび インテル® Cyclone® 10 LPデバイスを使用したシミュレーション結果 トランスミッタとしてのFPGA： Cyclone® Vデバイスを使用した場合のシミュレーション結果 トランスミッタとしてのFPGA： インテル® MAX® 10デバイスを使用した場合のシミュレーション結果
AN 754: Intel® の低消費電力FPGAにおける受動抵抗ネットワークを使用するMIPI D-PHYソリューション

MIPIトランスミッターに向けたFPGA I/O規格の仕様

差動HSTL-18、1.8 V LVCMOS、および2.5 V LVCMOS I/O規格に向けたDC仕様は、それぞれのデバイスのデータシート に記載されたとおりです。FPGAがMIPI D-PHYトランスミッタとして機能する際、FPGA I/Oから送信されたHigh-Speed信号とLow-power信号は、受動抵抗ネットワークを使用することでHigh-SpeedおよびLow-Power MIPI D-PHYレシーバ仕様を満たすことができます。

表 10.  差動HSTL-18、1.8 V LVCMOS、および2.5 V LVCMOS I/O規格のDC仕様
I/O規格 VCCIO (V) VOL (V) VOH (V)
Min Typ Max Max Min
HSTL-188 Class I、II 1.71 1.8 1.89 0.4 VCCIO – 0.4
1.8 V LVCMOS 1.71 1.8 1.89 0.45 VCCIO – 0.45
2.5 V LVCMOS 2.375 2.5 2.625 0.4 2
関連情報
8 差動HSTL-18は、2つのシングル・エンドHSTL-18出力バッファで構成され擬似差動I/O規格です。1つのシングル・エンド出力バッファはPチャネルであり、もう1つのシングル・エンド出力バッファはNチャネル（Pチャネルが反転されたもの）です。出力差動信号（VOD）は、VOH–VOLの差です。出力コモンモード電圧（VOCM）はPチャネルとNチャネルに対し信号が交差する点です。
レベル 2 の表題