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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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1.2. 機能
PCI Express* 向けRタイル Avalon® Streaming IPでは、次の機能をサポートしています。
- トランザクション層、データリンク層、および物理層などの完全なプロトコルスタックをハードIPとして実装
- ルートポート (RP)、エンドポイント (EP)、およびTLPバイパス (BP) モードをサポート
表 1. Rタイルでネイティブにサポートされるコンフィグレーションエンドポイント = EP、ルートポート = RP、TLPバイパス = BP コンフィグレーション アプリケーション・インターフェイス・データ幅 (ビット) EP/RP/BP Gen5/Gen4/Gen3 x16 1024 EP/RP/BP Gen4/Gen3 x16 512 1 EP/RP/BP Gen5/Gen4/Gen3 x8x8 512 EP/RP/BP Gen4/Gen3 x8x8 256 1 EP/RP/BP Gen5/Gen4/Gen3 x4x4x4x4 256 EP/RP/BP Gen4/Gen3 x4x4x4x4 128 1 EP/RP/BP PIPE Direct レーンあたり64ビット なし 注: Gen1/Gen2コンフィグレーションは、リンク・ダウントレーニングを介してサポートされます。表 2. Rタイルでサポートされるトポロジー トポロジー\レーン番号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 x16 ポート0 (EP/RP/BP) x8x8 ポート0 (EP/RP/BP) ポート1 (EP/RP/BP) x4x4x4x4 ポート2 (EP/RP/BP) ポート0 (EP/RP/BP) ポート1 (EP/RP/BP) ポート3 (EP/RP/BP) PIPE Direct PIPE Direct 注: ポート2が使用できるデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。OPNの詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。 - 次に示すPIPE Directバンドルモードがサポートされています。これは、 インテル® Quartus® Primeのパラメーター・エディターのPIPE Direct Modeメニューから選択できます。
- 1x16
- 2x8
- 4x4
- 8x2
- 16x1
- 2x4 : 1x8
- 4x2 : 1x8
- 8x1 : 1x8
- 1x8 : 2x4
- 4x2 : 2x4
- 8x1 : 2x4
- 1x8 : 4x2
- 2x4 : 4x2
- 8x1 : 4x2
- 1x8 : 8x1
- 2x4 : 8x1
- 4x2 : 8x1
注: 1x16は、16個のPIPE Directチャネルすべてがバンドルモードで動作することを意味します。16x1は、16個のチャネルすべてが独立したチャネルとして機能することを意味します。2x8は、チャネルが2つの8チャネルバンドルにあることを意味します。2x4 : 1x8は、下位8レーンのチャネルが2つの4チャネルバンドルとして編成され、上位8レーンのチャネルが8チャネルバンドルにあることを意味します。 - スタティック・ポート分岐 (x8x8、x4x4x4)。
- Precision Time Management (PTM) をサポートします (エンドポイントのみ)。
注: ポート0と1でのみPTMをサポートします。
- アップストリームまたはダウンストリーム・コンフィグレーションでTLPバイパスモードをサポートします。
- x16インターフェイス1個、x8インターフェイス2個、またはx4インターフェイス4個をサポートします。
- 512バイトまでの最大ペイロードサイズ (MPS) をサポートします。
- 4096バイトまでの (4KB) 最大読み出しリクエストのサイズ (MRRS) をサポートします。
- シングル仮想チャネル (VC)。
- レイテンシー許容レポート (LTR) 。
- ページ・リクエスト・サービス (PRS)。
注: ポート0と1でのみPRSをサポートします。
- MSIおよびMSI-X。
注: ポート0と1でのみMSIおよびMSI-Xをサポートします。
- コンプリーション・タイムアウト範囲。
- 不可分操作 (FetchAdd/Swap/CAS)。
- 拡張タグサポート。
- 10ビットタグ対応 (全ファンクションを合わせた場合、最大768個の未処理タグ (x16) / 512個の未処理タグ (x8/x4) を随時サポート)。
- 独立したスペクトラム拡散クロック (SRIS) を使用した個別のRefclk。
- スペクトラム拡散クロック (SRIS) を使用しない個別のRefclk。
- 一般的なRefclkアーキテクチャー。
- PCI Express* Advanced Error Reporting (PFのみ)。
注: Advanced Error Reportingは、PCIe向けRタイル Avalon® Streaming IPで常時イネーブルされています。
- ECRCの生成およびチェック (IPがTLPバイパスモードでない場合)。
- IPがTLPバイパスモードの場合、アプリケーション・ロジックによってECRCの生成とチェックを処理する必要があります。
- データバスのパリティー保護。
- D0およびD3デバイス電源管理ステートをサポートします。
- レシーバーでのレーンのマージ。
- リタイマーの存在検出。
- ユーザー・パケット・インターフェイス (個別のヘッダー、データ、およびプリフィクスを使用)。
- ユーザー・パケット・インターフェイス (ヘッダー、データ、およびプリフィクス・バスがそれぞれ4つのセグメントで構成される分割バス・アーキテクチャーを使用、x16モードのみ)。
- 最大768個の未処理のノンポステッド・リクエスト (x16コアのみ)。
- 最大512個の未処理のノンポステッド・リクエスト (x8およびx4コア)。
- 8ビットタグまたは10ビットタグがイネーブルされている場合にサポートされる未処理のノンポステッド・リクエストの概要:
表 3. サポートされる未処理のノンポステッド・リクエスト ポート アクティブコア 8ビットタグ 10ビットタグ 0 x16 256 768 (*) 1 x8 256 512 2、3 x4 256 512 注: (*): タグ 256から1023を使用します。 - コンプリーション・タイムアウト・インターフェイス。
- PCIeハードIPは、オプションで発信ノンポステッド・パケットを追跡して、コンプリーション・タイムアウト情報をアプリケーションに報告することができます。
- インテル® Quartus® Primeプロジェクトでは、 PCI Express* 向けRタイル Avalon® Streaming IPのピン割り付けは変更できません。ただし、このIPでは、ポートごとのレーン反転 (x16、x8、x4_0、x4_1) とPCB上の極性反転をデフォルトでサポートしています。
- Autonomous Hard IPモードをサポートします。
- このモードでは、PCIeハードIPとホストの通信は、FPGAコンフィグレーションとUserモードへの移行が完了する前にできます。
注: Readiness Notificationsメカニズムを使用していない限り、Root Complexまたはシステム・ソフトウェアは、デバイスのConventional Reset後に少なくとも1秒間待った後で、有効なコンフィグレーション・リクエストに対してデバイスからSuccessful Completionステータスが返されない場合、そのデバイスが故障していると判断します。この期間は、リンク・トレーニングの完了速度とは無関係です。
- このモードでは、PCIeハードIPとホストの通信は、FPGAコンフィグレーションとUserモードへの移行が完了する前にできます。
- CvP InitおよびCvP Updateをサポートします。
注: Gen3、Gen4、およびGen5 x16バリアントの場合、ポート0 (レーン0から15に対応) によりCvP機能をサポートします。Gen3、Gen4、およびGen5 x8バリアントの場合、ポート0 (レーン0から7に対応) のみでCvP機能をサポートします。ポート1 (レーン8から15に対応) ではCvPはサポートしていません。
- インテル® Quartus® Primeの22.3リリースでサポートされているシミュレーターは、VCS*、VCS* MX、Siemens EDA QuestaSim*、およびXcelium* のみです。
注: Xcelium* シミュレーターがサポートされているデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。OPNの詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。
- RタイルPHY層では、ビーコン信号の送信はサポートしていません。
注: このユーザーガイド全体を通して、Avalon-STという用語は、 Avalon® Streaming インターフェイスの略語、またはIPとして使用することがあります。
1 これらのコンフィグレーションが使用できるデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。OPNデコードの詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。