Arria 10 SoCブート・ユーザーガイド

ID 683735
日付 10/30/2015
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ドキュメント目次

1.4.1. ブートローダの生成とフロー

ブートローダの生成には、最終的なブート可能なイメージの作成までにいくつかのステップが含まれます。

各ステップは、以前のステップから独立しています。以下の独立したステップに必要な情報を生成するには、関連する アルテラ® コンプリート・デザイン・スイート(ACDS)あるいはSoC EDSツールを使用します。ステップおよび使用するツールについては以下の表を参照してください。

表 4.  ブートローダの生成ステージとフロー
ステップ 必要なツール
ステップ1:FPGAデザインのコンパイル Quartus® Prime
ステップ2:ハードウェアのハード・プロセッサ・システム(HPS)ハンドオフ・ファイルの特定 Quartus® Prime
ステップ3:ブートローダ・ソースの生成とビルド SoC EDSツール・チェインおよびBSPエディタ
次の図は、U-Bootを使用したブートローダの完全な生成フローを表しています。
注: UEFIブートローダに対しては、これに類似したフローを使用することができます。詳細は「付録B:UEFIブートローダのビルド」の項を参照してください。
図 19. Arria 10ブートローダ生成フロー