Arria 10 SoCブート・ユーザーガイド

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ID 683735
日付 10/30/2015
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ドキュメント目次
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1. Arria 10 SoCブート・ユーザーガイド
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1.1. ブート・プロセス 1.2. ブート・ステージ 1.3. ブート・デバイス 1.4. 第2ステージ・ブートローダのサポート・パッケージ生成ツール 1.5. QSPIブート・デバイスを使用したブートローダの生成 1.6. ブートおよびFPGAのコンフィギュレーション 1.7. ブートのデバッグ 1.8. 付録A：SD/MMCブート・デバイスを使用したブートローダの生成 1.9. 付録 B：UEFIブートローダのビルド 1.10. Arria 10 SoCブート・ユーザーガイドの改訂履歴
1.1. ブート・プロセス x
1.1.1. 一般的なブート・フロー 1.1.2. ベアメタル・ブート・フロー 1.1.3. カスタム・ブート・フロー
1.2. ブート・ステージ x
1.2.1. リセット 1.2.2. 第1ステージ：ブートROM 1.2.3. 第2ステージ：ブートローダ（U-Boot）
1.2.2. 第1ステージ：ブートROM x
1.2.2.1. ブートROMフロー
1.2.3. 第2ステージ：ブートローダ（U-Boot） x
1.2.3.1. 外部ブート・フロー
1.2.3.1. 外部ブート・フロー x
1.2.3.1.1. 一般的なブート・フロー（非セキュア） 1.2.3.1.2. セキュア・ブート・フロー
1.3. ブート・デバイス x
1.3.1. ブート選択 1.3.2. ブートに向けたフラッシュ・メモリ・デバイス 1.3.3. FPGAからのブート
1.3.2. ブートに向けたフラッシュ・メモリ・デバイス x
1.3.2.1. Quad SPIフラッシュ・メモリ 1.3.2.2. SD/MMCフラッシュ・デバイス 1.3.2.3. NANDフラッシュ・デバイス
1.4. 第2ステージ・ブートローダのサポート・パッケージ生成ツール x
1.4.1. ブートローダの生成とフロー
1.4.1. ブートローダの生成とフロー x
1.4.1.1. ステップ1：FPGAデザインのコンパイル 1.4.1.2. ステップ2：ハードウェア・ハンドオフ・ファイル 1.4.1.3. ステップ3：ブート・ローダ・ソースの生成 1.4.1.4. ブートローダ生成ツール：BSPエディタ
1.5. QSPIブート・デバイスを使用したブートローダの生成 x
1.5.1. 前提条件 1.5.2. QSPIを使用したブートローダの生成例
1.7. ブートのデバッグ x
1.7.1. コールド・ブート・デバッグ 1.7.2. ウォーム・ブート・デバッグ 1.7.3. ブートROMおよびブートローダ・デバッグ・レジスタの使用方法 1.7.4. ブート・フラッシュ・デバイスの問題 1.7.5. HPSブートローダのデバッグ
1.8. 付録A：SD/MMCブート・デバイスを使用したブートローダの生成 x
1.8.1. ブートローダの例
1.9. 付録 B：UEFIブートローダのビルド x
1.9.1. 前提条件 1.9.2. サポートされているコンパイラ・ツールチェイン 1.9.3. UEFIソース・コードの入手 1.9.4. Linaroツールチェインを使用したUEFIソース・コードのコンパイル 1.9.5. ARMツールチェインを使用したUEFIソース・コードのコンパイル 1.9.6. UEFIが生成するファイル
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1.3.2.2. SD/MMCフラッシュ・デバイス

次の図は、ブートに向けたSD/MMCフラッシュ・イメージ・レイアウトの例です。マスタ・ブート・レコード（MBR）はメモリの最初の512バイトに位置しています。MBRには、パーティションについての情報（パーティションのアドレスとサイズ）が含まれます。第2ステージ・ブートローダ・イメージはパーティションA2に格納されます。パーティションA2は、ファイル・システムを持たないカスタムRawパーティションです。

図 16. SD/MMCフラッシュ・イメージ・レイアウト

SD/MMCコントローラは2つのブート・モードをサポートします。

  • MBR（パーティション）モード
    • ブート・イメージはカスタム・パーティション（0xA2）からリードされます
    • 最初のイメージはパーティションの最初であるオフセット0x0に配置されます
    • 開始アドレス = パーティション開始アドレス
  • Rawモード
    • MBRシグネチャーが検索されない場合、SD/MMCドライバはそれをRawモードであると仮定します
    • ブート・イメージ・データはユーザ・エリアのセクタから直接リードされ、SD/MMCの最初のセクタに配置されます
    • 最初のイメージはメモリ・カードの開始であるオフセット0x0に配置されます
    • 開始アドレス = 0x0

MBRにはパーティション・テーブルが含まれますが、これは512バイトのメモリ・サイズで常に最初のセクタ（LBA0）に配置されます。MBRは実行可能コード、4つのパーティション・エントリ、そしてMBRシグネチャーで構成されます。MBRはFDISKプログラムといった特別なツールによって作成可能です。

表 2.  MBRストラクチャ

オフセット

サイズ（バイト）

説明

0x000

446

コード・エリア

0x1BE

16

パーティション1へのパーティション・エントリ

0x1CE

16

パーティション2へのパーティション・エントリ

0x1DE

16

パーティション3へのパーティション・エントリ

0x1EE

16

パーティション4へのパーティション・エントリ

0x1FE

2

MBRシグネチャー：0xAA55

標準的なMBRには、16バイトのエントリを4個備えたパーティションが1個含まれます。このため、この標準的なテーブルを使用するメモリカードは4個を超えるプライマリ・パーティションあるいは3個のパーティションと1個の拡張パーティションを含めることはできません。

各パーティション・タイプはパーティション・エントリによって定義されます。ブート・イメージはカスタム・パーティション・タイプ（0xA2）を持つプライマリ・パーティション内に格納されます。SD/MMCフラッシュ・ドライバはファイル・システムをサポートしていないため、ブート・イメージは固定位置のパーティションA2に配置されます。

表 3.  パーティション・エントリ

オフセット

サイズ（バイト）

説明

0x0

1

ブート・インディケータ。0x80はブート可能であることを表します。

0x1

3

CHS値の開始

0x4

1

パーティション・タイプ

0x5

3

CHS値の終了

0x8

4

パーティション内の最初のセクションのLBA

0xB

4

パーティション内のセクタ数

ブートROMコードは、サポートされるSD/MMCフラッシュ・メモリに向けてSD/MMCコントローラをデフォルト設定にコンフィギュレーションします。

関連情報
レベル 2 の表題