Arria 10 SoCブート・ユーザーガイド

ダウンロード PDF
ID 683735
日付 10/30/2015
Public
ドキュメント目次
ドキュメント目次 x
1. Arria 10 SoCブート・ユーザーガイド
1. Arria 10 SoCブート・ユーザーガイド x
1.1. ブート・プロセス 1.2. ブート・ステージ 1.3. ブート・デバイス 1.4. 第2ステージ・ブートローダのサポート・パッケージ生成ツール 1.5. QSPIブート・デバイスを使用したブートローダの生成 1.6. ブートおよびFPGAのコンフィギュレーション 1.7. ブートのデバッグ 1.8. 付録A：SD/MMCブート・デバイスを使用したブートローダの生成 1.9. 付録 B：UEFIブートローダのビルド 1.10. Arria 10 SoCブート・ユーザーガイドの改訂履歴
1.1. ブート・プロセス x
1.1.1. 一般的なブート・フロー 1.1.2. ベアメタル・ブート・フロー 1.1.3. カスタム・ブート・フロー
1.2. ブート・ステージ x
1.2.1. リセット 1.2.2. 第1ステージ：ブートROM 1.2.3. 第2ステージ：ブートローダ（U-Boot）
1.2.2. 第1ステージ：ブートROM x
1.2.2.1. ブートROMフロー
1.2.3. 第2ステージ：ブートローダ（U-Boot） x
1.2.3.1. 外部ブート・フロー
1.2.3.1. 外部ブート・フロー x
1.2.3.1.1. 一般的なブート・フロー（非セキュア） 1.2.3.1.2. セキュア・ブート・フロー
1.3. ブート・デバイス x
1.3.1. ブート選択 1.3.2. ブートに向けたフラッシュ・メモリ・デバイス 1.3.3. FPGAからのブート
1.3.2. ブートに向けたフラッシュ・メモリ・デバイス x
1.3.2.1. Quad SPIフラッシュ・メモリ 1.3.2.2. SD/MMCフラッシュ・デバイス 1.3.2.3. NANDフラッシュ・デバイス
1.4. 第2ステージ・ブートローダのサポート・パッケージ生成ツール x
1.4.1. ブートローダの生成とフロー
1.4.1. ブートローダの生成とフロー x
1.4.1.1. ステップ1：FPGAデザインのコンパイル 1.4.1.2. ステップ2：ハードウェア・ハンドオフ・ファイル 1.4.1.3. ステップ3：ブート・ローダ・ソースの生成 1.4.1.4. ブートローダ生成ツール：BSPエディタ
1.5. QSPIブート・デバイスを使用したブートローダの生成 x
1.5.1. 前提条件 1.5.2. QSPIを使用したブートローダの生成例
1.7. ブートのデバッグ x
1.7.1. コールド・ブート・デバッグ 1.7.2. ウォーム・ブート・デバッグ 1.7.3. ブートROMおよびブートローダ・デバッグ・レジスタの使用方法 1.7.4. ブート・フラッシュ・デバイスの問題 1.7.5. HPSブートローダのデバッグ
1.8. 付録A：SD/MMCブート・デバイスを使用したブートローダの生成 x
1.8.1. ブートローダの例
1.9. 付録 B：UEFIブートローダのビルド x
1.9.1. 前提条件 1.9.2. サポートされているコンパイラ・ツールチェイン 1.9.3. UEFIソース・コードの入手 1.9.4. Linaroツールチェインを使用したUEFIソース・コードのコンパイル 1.9.5. ARMツールチェインを使用したUEFIソース・コードのコンパイル 1.9.6. UEFIが生成するファイル
1. Arria 10 SoCブート・ユーザーガイド

1.3.2.3. NANDフラッシュ・デバイス

NANDサブシステムは、NANDデバイスで少なくとも最初の1 MBを予約します。NANDフラッシュ・デバイスに256 KBを超えるブロックが存在する場合、NANDサブシステムはデバイスの最初のブロック4個を予約します。256 KBより小さいサイズのブロックを持つNANDデバイスでは、第2ステージ・ブートローダ・イメージは複数のブロックに配置する必要があります。NANDサブシステムは、NANDデバイスで最大4個の第2ステージ・ブートローダを検索することが予想されます。必要であれば4個より少ないイメージを持たせることも可能です。第2ステージ・ブートローダ・イメージは、必ず物理ページの最初に位置すべきです。ブロックは消去動作に使用される最小エリアであるため、特定のイメージに更新を行っても他のイメージに影響することはありません。

図 17. 256 KBメモリ・ブロック向けNANDフラッシュ・イメージ・レイアウト
関連情報
レベル 2 の表題