AN 539: インテル® FPGAデバイスにおけるCRCを使用したエラー検出および回復のテスト方法

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ID 683075
日付 8/09/2019
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ドキュメント目次
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1. インテル® FPGAデバイスにおけるCRCを使用したエラー検出および回復のテスト方法
1. インテル® FPGAデバイスにおけるCRCを使用したエラー検出および回復のテスト方法 x
1.1. 機能の説明 1.2. エラー訂正 1.3. エラー検出CRC機能の使用 1.4. エラー・インジェクション 1.5. マルチデバイスJTAGチェーンでの使用に向けたシングルデバイス用の .jam ファイルの変更 1.6. インテル® Quartus® Prime Jamツールでの.jamファイルの実行 1.7. AN 539: インテル® FPGAデバイスにおけるCRCを使用したエラー検出および回復のテスト方法改訂履歴
1.1. 機能の説明 x
1.1.1. コンフィグレーション・エラーの検出 1.1.2. ユーザーモードでのエラー検出 1.1.3. エラー検出ピン 1.1.4. エラー・メッセージ・レジスター (EMR) 1.1.5. エラー検出のタイミング
1.1.4. エラー・メッセージ・レジスター (EMR) x
1.1.4.1. Arria® II、 Stratix® III、および Stratix® IVデバイスのEMR 1.1.4.2. Arria® V、 Cyclone® V、および Stratix® VデバイスのEMR
1.3. エラー検出CRC機能の使用 x
1.3.1. ユーザーロジックを使用したエラー検出 1.3.2. 外部ホストを使用したエラー検出
1.3.1. ユーザーロジックを使用したエラー検出 x
1.3.1.1. CRC_ERROR出力信号を使用したCRCエラーの検出 1.3.1.2. ユーザーロジックを使用したEMRのアンロード 1.3.1.3. ユーザーロジックを使用したエラー検出ブロックへのアクセス 1.3.1.4. ユーザーロジック制御ブロック 1.3.1.5. ユーザーロジック制御ブロックの信号
1.3.2. 外部ホストを使用したエラー検出 x
1.3.2.1. CRC_ERROR出力信号を使用したCRCエラーの検出 1.3.2.2. 外部ホストを使用したEMRのアンロード
1.4. エラー・インジェクション x
1.4.1. フォールト・インジェクション・レジスター 1.4.2. EDERROR_INJECT JTAG命令を使用したエラー・インジェクション 1.4.3. フォールト・インジェクション・レジスターのクリア
1.4.1. フォールト・インジェクション・レジスター x
1.4.1.1. Arria® II、 Stratix® III、および Stratix® IVデバイスにおけるフォールト・インジェクション 1.4.1.2. Arria® V、 Cyclone® V、および Stratix® Vデバイスにおけるフォールト・インジェクション
1.4.2. EDERROR_INJECT JTAG命令を使用したエラー・インジェクション x
1.4.2.1. Arria® II、 Stratix® III、および Stratix® IVにおけるシングルビット・エラーの注入 1.4.2.2. Arria® V、 Stratix® V、および Cyclone® Vデバイスにおけるシングルビット・エラーの注入
1. インテル® FPGAデバイスにおけるCRCを使用したエラー検出および回復のテスト方法

1.3.1.2. ユーザーロジックを使用したEMRのアンロード

ユーザーロジックを使用してEMRをアンロードするには、WYSIWYGアトムを使用してユーザーロジックとエラー検出回路の間にインターフェイスを確立します。WYSIWYGアトムは、エラー検出ブロックへのアクセスを提供します。さらに、WYSIWYGアトムへのアクセスに必要となるコントロール信号を制御するユーザーロジック制御ブロックをデザインする必要があります。

図 7. ユーザーロジック制御ブロックとWYSIWYGアトム間のインターフェイス
注: WYSIWYGとは、 インテル® Quartus® Prime開発ソフトウェア内でVerilog Quartus Mappingネットリストの最適化を実行する手法です。
レベル 2 の表題