インテルのみ表示可能 — GUID: ndx1507802699095
Ixiasoft
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC)
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.3. アドレス・クロック・イネーブルのサポート
2.4. 非同期クリアと同期クリア
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション
2.8. Force-to-Zero
2.9. コヒーレント読み出しメモリー
2.10. フリーズロジック
2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.13. M20K ブロックのタイミングまたは消費電力の最適化機能
2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
4.3.1. FIFO Intel® FPGA IP のリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFO の機能におけるタイミング要件
4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング
4.3.6. FIFO の出力ステータスフラグとレイテンシー
4.3.7. FIFO の準安定状態の保護および関連オプション
4.3.8. FIFO の同期クリアと非同期クリアの影響
4.3.9. SCFIFO および DCFIFO の Show-ahead モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFO のタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IP のパラメーター
4.3.17. リセットスキーム
インテルのみ表示可能 — GUID: ndx1507802699095
Ixiasoft
4.3. FIFO Intel FPGA IP
インテル® では、パラメーター化が可能なシングルクロックFIFO (SCFIFO) およびデュアルクロックFIFO (DCFIFO) の機能を介してFIFO Intel® FPGA IPを提供しています。
FIFOの機能は主に、同期または非同期のクロックドメインにおける先入れ先出しデータフローに準拠するデータのバッファリング・アプリケーションに適用されます。
FIFOの機能の具体的な名称は次のとおりです。
- SCFIFO: シングルクロックFIFO
- DCFIFO: デュアルクロックFIFO (入力データと出力データで同じポート幅をサポート)
- DCFIFO_MIXED_WIDTHS: デュアルクロックFIFO (入力データと出力データで異なるポート幅をサポート)
注: 「DCFIFO」という用語は、特に指定がない限り、DCFIFO IPとDCFIFO_MIXED_WIDTHS IPの両方を指しています。
セクションの内容
FIFO Intel FPGA IP のリリース情報
コンフィグレーション方法
仕様
FIFO の機能におけるタイミング要件
SCFIFO の ALMOST_EMPTY 機能のタイミング
FIFO の出力ステータスフラグとレイテンシー
FIFO の準安定状態の保護および関連オプション
FIFO の同期クリアと非同期クリアの影響
SCFIFO および DCFIFO の Show-ahead モード
異なる入力幅と出力幅
DCFIFO のタイミング制約の設定
手動インスタンス化のコーディング例
デザイン例
クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
エンベデッド・メモリーの ECC 機能に関するガイドライン
FIFO Intel FPGA IP のパラメーター
リセットスキーム