Mailbox Client Intel® FPGA IPユーザーガイド

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ID 683290
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Mailbox Client Intel® FPGA IPユーザーガイド 2. 付録: CONFIG_STATUS および RSU_STATUS エラーコードの詳細
1. Mailbox Client Intel® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリーのサポート 1.3. パラメーター 1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号 1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス 1.6. コマンドおよび応答 1.7. コマンドFIFOと応答FIFOの深度指定 1.8. 暗号化サービスの有効化 1.9. Mailbox Client Intel® FPGA IPの使用 1.10. クアッドSPIフラッシュ Mailbox Client Intel FPGA IPコアにアクセスするユースケース例 1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー 1.12. Mailbox Client Intel FPGA IPユーザーガイド・アーカイブ 1.13. Mailbox Client Intel® FPGA IPユーザーガイドの改訂履歴
1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号 x
1.4.1. クロック・インターフェイスとリセット・インターフェイス 1.4.2. Avalon® Memory-Mappedインターフェイス 1.4.3. AXIマネージャー・インターフェイス
1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス x
1.5.1. 割り込みイネーブルレジスター 1.5.2. 割り込みステータスレジスター 1.5.3. タイマーレジスター
1.6. コマンドおよび応答 x
1.6.1. 操作コマンド 1.6.2. エラーコードの応答 1.6.3. エラーコードの回復
1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー x
1.11.1. Mailbox Client HAL API 1.11.2. LibRSU HAL API
1.11.1. Mailbox Client HAL API x
1.11.1.1. Mailbox ClientドライバーAPI
1.11.2. LibRSU HAL API x
1.11.2.1. コンフィグレーション・パラメーター 1.11.2.2. エラーコード 1.11.2.3. 有効なSPTまたはCPBなしでのLibRSU HAL APIの使用 1.11.2.4. データ型 1.11.2.5. 関数 1.11.2.6. RSUクライアントAPI
1. Mailbox Client Intel® FPGA IPユーザーガイド
2. 付録: CONFIG_STATUS および RSU_STATUS エラーコードの詳細

1. Mailbox Client Intel® FPGA IPユーザーガイド

更新対象:
インテル® Quartus® Prime デザインスイート 24.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

Mailbox Client Intel® FPGA IP 1 は、ホストとセキュア・デバイス・マネージャー (SDM) 間のブリッジです。Mailbox Client Intel® FPGA IPを使用してコマンドを送信し、SDMペリフェラル・クライアントからステータスを受信します 2。

Mailbox Clientは、SDMが実行する機能を定義します。次の機能がすでに定義されており、利用可能です。
  • Chip IDの読み取り
  • 温度センサーの読み取り
  • 電圧センサーの読み取り
  • 外部クアッド・シリアル・ペリフェラル・インターフェイス (SPI) フラッシュメモリーの読み出しと書き込み
  • リモート・システム・アップデート (RSU) の実行
  • 暗号化サービスの有効化 4 3

次のブロック図は、Mailbox Client Intel® FPGA IPをインタラクティブ・セッションで使用する方法を示しています。この図では、ホスト・コントローラーを介してIPと通信するさまざまな方法を示しています。

図 1.  Mailbox Client Intel® FPGA IPシステムのブロック図
このブロック図には、次のコンポーネントが含まれています。
  • ホスト・コントローラー: Mailbox Client Intel® FPGA IPにアクセスする方法を提供します。指定されているいずれかの方法を使用して、ホスト・コントローラーと通信します。
    • JTAG to Avalon® Master Bridge Intel® FPGA IPを備えるシステムコンソール。システムコンソールは、Tclコンソールペインを提供します。それを使用し、IPの機能を実行します。JTAG to Avalon® Master Bridge Intel® FPGA IPは、システムコンソールから受信するコマンドをMailbox Client Intel® FPGA IPが必要とする Avalon® メモリーマップド・インターフェイス形式に変換します。
    • Nios® IIプロセッサー: Mailbox Client Intel® FPGA IPにコマンドを送信します。
    • カスタムロジック: Mailbox Client Intel® FPGA IPにコマンドを送信します。
    • PCIe* ハードIP
    • イーサネットIP

  • Mailbox Client Intel® FPGA IP: コマンドを駆動し、SDMから応答を受信します。このコンポーネントに含まれるFIFOは最大深度1024エントリーで、コマンドと応答を格納します。Mailbox Client Intel® FPGA IPの割り込みは、入力FIFOがフルの状態であること、および出力FIFOに有効なデータがあることを示します。これらのFIFOは、送信するコマンドに合わせてサイズ調整することができます。

インテルでは、システム・コンソールとJTAGマスターを使用してMailbox Client Intel® FPGA IPを駆動するデザイン例を提供しています。インテルDesign Storeで、 Agilex™ 7 FPGA - Mailbox Client Design Example with QSPI flash Access and Remote System Updateを検索してください。


セクションの内容
リリース情報
デバイスファミリーのサポート
パラメーター
Mailbox Client Intel FPGA IPコアのインターフェイス信号
Mailbox Client Intel FPGA IP Avalon Memory-Mappedインターフェイス
コマンドおよび応答
コマンドFIFOと応答FIFOの深度指定
暗号化サービスの有効化
Mailbox Client Intel FPGA IPの使用
クアッドSPIフラッシュ Mailbox Client Intel FPGA IPコアにアクセスするユースケース例
Nios IIおよび Nios VプロセッサーのHALドライバー
Mailbox Client Intel FPGA IPユーザーガイド・アーカイブ
Mailbox Client Intel FPGA IPユーザーガイドの改訂履歴

関連情報
1 このドキュメントの対象となる特定のIP名を取得するには、このドキュメントのリリース情報のセクションを参照してください。
2 サポートされるSDMベースのデバイスに関しては、このドキュメントのデバイスファミリーのサポートのセクションを参照してください。
3 この機能は、 Agilex™ 7デバイスで Quartus® Prime開発ソフトウェアのバージョン21.3以降で利用可能です。
4 この機能は、 Agilex™ 5デバイスで Quartus® Prime開発ソフトウェアのバージョン24.1以降で利用可能です。
レベル 2 の表題