インテルのみ表示可能 — GUID: sop1634608756509
Ixiasoft
1.1. リリース情報
1.2. デバイスファミリーのサポート
1.3. パラメーター
1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号
1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス
1.6. コマンドおよび応答
1.7. コマンドFIFOと応答FIFOの深度指定
1.8. 暗号化サービスの有効化
1.9. Mailbox Client Intel® FPGA IPの使用
1.10. クアッドSPIフラッシュ Mailbox Client Intel FPGA IPコアにアクセスするユースケース例
1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー
1.12. Mailbox Client Intel FPGA IPユーザーガイド・アーカイブ
1.13. Mailbox Client Intel® FPGA IPユーザーガイドの改訂履歴
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1.4.1. クロック・インターフェイスとリセット・インターフェイス
| 信号の役割 | 幅 | 入力/出力 | 詳細 |
|---|---|---|---|
| clk | 1 | 入力 | IPにクロックを提供する入力クロック。最大周波数は250MHzです。 |
| reset | 1 | 入力 | IPをリセットするリセット。 IPをリセットするには、reset 信号を少なくとも2 clk サイクルHighにアサートします。
デバイスがユーザーモードに入った際にMailbox Client Intel® FPGA IPを正しく機能させるには、デザインにReset Release Intel® FPGA IPを含め、FPGAファブリックがユーザーモードに入るまでリセットを保持する必要があります。インテルでは、リセット・シンクロナイザーを使用し、ユーザーリセットまたはReset Release IPの出力をMailbox Client IPのリセットポートに接続することを推奨しています。リセット・シンクロナイザーを実装するには、プラットフォーム・デザイナーから利用可能なReset Bridge Intel® FPGA IPを使用します。
注: プラットフォーム・デザイナーにおけるIPのインスタンス化と接続のガイドラインに関しては、 Stratix® 10コンフィグレーション・ユーザーガイドで、リモート・システム・アップデート・デザイン例に必要な通信とホスト・コンポーネントの図を参照してください。
注: IPのインスタンス化についてのガイドラインは、コンフィグレーション・ユーザーガイドを参照してください。
|
| irq | 1 | 出力 | 割り込み信号。割り込みステータスレジスターと割り込みイネーブルレジスターのAND値を駆動します。 |