インテルのみ表示可能 — GUID: psn1494232065638
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1.1. リリース情報
1.2. デバイスファミリーのサポート
1.3. パラメーター
1.4. Mailbox Client Intel® FPGA IPコアのインターフェイス信号
1.5. Mailbox Client Intel FPGA IP Avalon® Memory-Mappedインターフェイス
1.6. コマンドおよび応答
1.7. コマンドFIFOと応答FIFOの深度指定
1.8. 暗号化サービスの有効化
1.9. Mailbox Client Intel® FPGA IPの使用
1.10. クアッドSPIフラッシュ Mailbox Client Intel FPGA IPコアにアクセスするユースケース例
1.11. Nios® IIおよび Nios® VプロセッサーのHALドライバー
1.12. Mailbox Client Intel FPGA IPユーザーガイド・アーカイブ
1.13. Mailbox Client Intel® FPGA IPユーザーガイドの改訂履歴
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1.5.1. 割り込みイネーブルレジスター
Interrupt Enable レジスターを使用して、割り込みを有効または無効にします。
注: このイネーブルビットは、割り込みステータスビットの値をISRに表示しないようにするものではありません。このイネーブルビットは、割り込みステータスビットによってIRQ信号を介しての割り込み出力がアサートされないようにするものです。
ビット | フィールド | アクセス | デフォルト値 | 詳細 |
---|---|---|---|---|
31:8 | 予約済み | |||
9 | EN_RD_RSP_FIFO_WHEN_EMPTY | R/W | 0x0 | 空の状態の応答FIFOへの読み出し検出時の割り込みイネーブルビット
|
8 | EN_WR_CMD_FIFO_WHEN_FULL | R/W | 0x0 | フルの状態のコマンドFIFOへの書き込み検出時の割り込みイネーブルビット
|
7 | EN_CRYPTO_ERROR_RECOVERY_PROGRESS 7 | R/W | 0x0 | 暗号化サービスのエラー回復進捗ステータスの割り込みイネーブルビット
|
6 | EN_CRYPTO_MEMORY_TIMEOUT 7 | R/W | 0x0 | 暗号化サービスのクライアント側メモリーのタイムアウト割り込みイネーブルビット
|
5 | EN_BACKPRESSURE_TIMEOUT | R/W | 0x0 | SDMバックプレッシャーのタイムアウト割り込みイネーブルビット
|
4 | EN_EOP_TIMEOUT | R/W | 0x0 | EOP_TIMEOUT の割り込みイネーブルビット
|
3 | EN_COMMAND_INVALID | R/W | 0x0 | COMMAND_INVALID の割り込みイネーブルビット
|
2 | Reserved | - | - | 予約済み |
1 | EN_CMD_FIFO_NOT_FULL | R/W | 0x0 | コマンドFIFOがフルの状態を示す割り込みのイネーブル
|
0 | EN_DATA_VALID | R/W | 0x0 | データ有効割り込みのイネーブル
|